[發明專利]RF LDMOS器件及制造方法

有效

• 申請號: 201210287203.4
• 申請日: 2012-08-13
• 公開（公告）號: CN103050531A
• 公開（公告）日: 2013-04-17
• 發明（設計）人: 李娟娟;慈朋亮;錢文生;韓峰;董金珠
• 申請（專利權）人: 上海華虹NEC電子有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/40;H01L21/336
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 王江富

技術領域

本發明涉及半導體技術，特別涉及一種RF?LDMOS器件及其制造方法。?

背景技術

RF?LDMOS（射頻橫向擴散金屬氧化物半導體）器件是半導體集成電路技術與微波電子技術融合而成的新一代集成化的固體微波功率半導體產品，具有線性度好、增益高、耐壓高、輸出功率大、熱穩定性好、效率高、寬帶匹配性能好、易于和MOS工藝集成等優點，并且其價格遠低于砷化鎵器件，是一種非常具有競爭力的功率器件，被廣泛用于GSM，PCS，W-CDMA基站的功率放大器，以及無線廣播與核磁共振等方面。?

在RF?LDMOS的設計過程中，要求小的導通電阻和大的擊穿電壓，同時由于其柵漏電容決定了截止頻率的大小，因而柵漏電容也應越小越好。較高的擊穿電壓有助于保證器件在實際工作時的穩定性，如工作電壓為50V的RF?LDMOS器件，其擊穿電壓需要達到110V以上，而導通電阻Rdson則會直接影響到器件的輸出功率與增益等特性。?

常見的RF?LDMOS器件的結構如圖1所示。在P襯底1上形成有P外延10，在P外延10的左部形成有一P阱11，右部形成有一N型漏端輕摻雜漂移區12，所述P阱11與所述N型漏端輕摻雜漂移區12不接觸；?

所述P阱11上部形成有一N型源端重摻雜區24；?

所述N型漏端輕摻雜漂移區12右端形成有一N型漏端重摻雜區21；?

N型源端重摻雜區24、N型漏端重摻雜區21的N型雜質濃度比N型漏端輕摻雜漂移區12的N型雜質濃度高；?

所述P阱11左側接一P型多晶硅或金屬接觸柱13；?

所述接觸柱13連通至P襯底1；?

所述N型源端重摻雜區24左側的P阱11上部形成有一與所述P型多晶硅或金屬接觸柱13連通的P型重摻雜區22，P型重摻雜區22的P型雜質濃度比P阱11的P型雜質濃度高；?

所述N型源端重摻雜區24右側的P阱11上方，及所述P阱11與所述N型漏端輕摻雜漂移區12之間的P外延10上方，形成有柵氧14；?

所述柵氧14上方形成有多晶硅柵15；?

所述多晶硅柵15上方，及所述N型漏端輕摻雜漂移區12左部上方，形成有氧化硅16；?

所述氧化硅16右部上方形成有法拉第盾(Faraday?shield)17。?

常見的RF?LDMOS器件的結構，其在漏端有輕摻雜漂移區（LDD）12，從而使其具有較大的擊穿電壓（BV），同時由于其漏端輕摻雜漂移區12摻雜濃度較淡，使其具有較大的導通電阻（Rdson）。法拉第盾17的作用是降低反饋的柵漏電容（Cgd），同時由于其在應用中處于零電位，可以起到場板的作用，通過改變其長度或者其下方氧化硅厚度，在某種程度上可以降低表面電場，從而增大器件的擊穿電壓，并且能夠起到抑制熱載流子注入的作用。?

如圖1所示，一種常見的法拉第盾17為單層金屬層，該單層金屬層為?狀，包括多晶硅部171、漂移部172、豎直部173，豎直部173連通多晶硅部171和漂移部172，多晶硅部171位于豎直部173左上，漂移部172位于豎直部173右下，豎直部173在多晶硅柵15右側，多晶硅部171的左部在多晶硅柵15上方，漂移部172在漏端輕摻雜漂移區12上方，該單層金屬層同多晶硅柵15、漏端輕摻雜漂移區12之間為氧化硅16，漂移部172為平板狀。該種法拉第盾為單層金屬層17的RF?LDMOS擊穿電壓很難達到非常大的擊穿電壓。?

RF?LDMOS在高電壓應用中（工作電壓為50V），為了使其具有較大的安全工作區，目前業界通常采用具有兩層或多層金屬層的法拉第盾的結構，如圖2、圖3所示，第一層金屬層與圖1所示單層金屬層相同，其他各金屬層依序位于第一層金屬層的右上方，各層金屬層之間有氧化硅16隔離。法拉第盾17為兩層或多層金屬層，有利于電場分布更均勻，所以具有該法拉第盾結構的RF?LDMOS，具有大的擊穿電壓，一般為120V左右。但是法拉第盾為兩層或多層金屬層的RF?LDMOS在制作工藝過程中，需要進行兩層（或多層）金屬層的制作，需要至少兩次金屬層淀積及刻蝕過程，制造工藝復雜。?

發明內容

本發明要解決的技術問題是使RF?LDMOS器件具有較高擊穿電壓，并且制造工藝簡單。?