[發明專利]一種集成電路及控制輸出緩沖器的方法

有效

• 申請號: 201210286482.2
• 申請日: 2012-08-13
• 公開（公告）號: CN103595394A
• 公開（公告）日: 2014-02-19
• 發明（設計）人: 莊育盟;洪俊雄;張坤龍;陳耕暉
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

技術領域

本發明是關于數字電路，特別是關于數字電路的輸出緩沖器，尤其是一種集成電路及控制一輸出緩沖器的方法。

背景技術

一集成電路中的輸出緩沖器可以用來在低電流下接收內部數據及在高電流大小下呈現給外部負載。此輸出緩沖器的輸出時序會隨著工藝邊界、電壓、溫度(PVT)條件而變動。因為工藝邊界、電壓、溫度(PVT)條件而造成的輸出時序變動會許會減少數據正確的區間。在越高的操作速度下，則此減少的數據正確區間越有可能影響到此集成電路的表現甚至是可靠性。

因此，希望提供一種對工藝邊界、電壓、溫度(PVT)條件不敏感的輸出緩沖器，且因此提供集成電路高速操作下的可靠表現。

發明內容

此處所描述的技術是提供一種集成電路，包含一輸出緩沖器及一控制電路。此輸出緩沖器，具有一信號輸入、一信號輸出及一組控制輸入。該輸出緩沖器具有輸出緩沖延遲，且響應施加至該組控制輸入的控制信號而調整其驅動能力。此控制電路與該輸出緩沖器的該組控制輸入連接，該控制電路使用第一及第二時序信號產生該些控制信號，且包括一產生具有參考延遲的該第一時序信號的參考延遲電路，及一產生具有與該輸出緩沖延遲相關的延遲模擬的該第二時序信號的延遲仿真電路。

本發明的其它目的和優點，會在下列實施方式以及權利要求范圍的章節中搭配圖式被描述。

附圖說明

圖1A顯示一傳統輸出緩沖器的設計范例。

圖1B顯示與圖1A中輸出緩沖器相關的波形圖。

圖2A顯示一范例集成電路的方塊圖。此范例集成電路包括一具有自我校正輸出驅動能力的輸出緩沖器。

圖2B顯示包括多個并聯輸出驅動器的輸出緩沖器。

圖2C顯示與圖2A中輸出緩沖器相關的波形圖。

圖3是圖2A中的集成電路所使用的控制電路的方塊圖。

圖4是圖3中的參考延遲電路的方塊圖。

圖5A～圖5C包括一組描述圖4中的參考延遲電路如何補償因為變動的工藝邊界、電壓、溫度(PVT)條件下所造成的時序變動的圖示。

圖6是圖3中的控制電路更詳細的電路圖。

圖7是一個與圖6中的控制電路相關的范例真值表。

圖8顯示一替代的控制電路。

圖9顯示一控制輸出緩沖器的驅動能力調整的范例電路圖。

圖10顯示此范例集成電路的芯片安排圖標。

圖11～圖13顯示與控制一輸出緩沖器方法相關的范例波形圖。

【主要元件符號說明】

120、220、412：P型金屬氧化物半導體晶體管(PMOS)

140、240、414、416：N型金屬氧化物半導體晶體管(NMOS)

160、260：輸出緩沖器

180、280、418、328：電容器

200：集成電路

300、800：控制電路

310：延遲仿真電路

320、880：延遲線

322、324、326：縮小電路

330、890：邏輯

400：參考延遲電路

410：第一延遲子電路

450：信號

460：第二延遲子電路

462、468：延遲元件

610、620：延遲緩沖電路

615、625：儲存電路

650：譯碼器

810、820、830、840：延遲緩沖電路

815、825、835、845：儲存電路

850：譯碼器

910：向左-向右偏移緩存器

921、922、923、924：三態緩沖器

960、961、962、963、964：輸出驅動器

1020：存儲陣列

1040：打線墊

1080：輸出與寫入終端

具體實施方式

為進一步說明各實施例，本發明的實施例乃提供有圖式圖1到圖13。此些圖式乃為本發明揭露內容的一部分，其主要是用以說明實施例，并可配合說明書的相關描述來解釋實施例的運作原理。配合參考這些內容，本領域具有通常知識者應能理解其他可能的實施方式以及本發明的優點。