[發明專利]一種集成電路及控制輸出緩沖器的方法

有效

• 申請號: 201210286482.2
• 申請日: 2012-08-13
• 公開（公告）號: CN103595394A
• 公開（公告）日: 2014-02-19
• 發明（設計）人: 莊育盟;洪俊雄;張坤龍;陳耕暉
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

1.一種集成電路，包含：

一輸出緩沖器，具有一信號輸入、一信號輸出及一組控制輸入，該輸出緩沖器具有輸出緩沖延遲，且響應施加至該組控制輸入的多個控制信號而調整其驅動能力；以及

一控制電路，與該輸出緩沖器的該組控制輸入連接，該控制電路使用第一及第二時序信號產生該多個控制信號，且包括一參考延遲電路，該參考延遲電路產生具有參考延遲的該第一時序信號，及一延遲仿真電路，該延遲仿真電路產生具有延遲仿真的該第二時序信號，該延遲仿真與該輸出緩沖延遲相關。

2.根據權利要求1所述的集成電路，其中：

該參考延遲電路響應一參考信號以產生該具有參考延遲的該第一時序信號，且其中該參考延遲電路對工藝邊界、電壓、溫度(PVT)條件的至少一者不敏感；

該延遲仿真電路響應其輸入的該參考信號以在其輸出產生該具有延遲模擬的該第二時序信號，且其中該仿真延遲與根據該工藝邊界、電壓、溫度(PVT)條件的至少一者在該輸出緩沖延遲所產生的改變對應。

3.根據權利要求1所述的集成電路，其中

該控制信號具有第一值，假如該第一時序信號相對于該第二時序信號是發生在介于一第一延遲閾值與一第二延遲閾值間的第一時間區間內，

該控制信號具有第二值，假如該第一時序信號相對于該第二時序信號是發生在早于該第一延遲閾值，

該控制信號具有第三值，假如該第一時序信號相對于該第二時序信號是發生在晚于該第二延遲閾值。

4.根據權利要求3所述的集成電路，其中該控制電路包括：

一延遲線，具有一輸入與該延遲仿真電路耦接，且具有一第一接頭與該第一延遲閾值對應及一第二接頭與該第二延遲閾值對應；以及

邏輯與該延遲線的該第一接頭及該第二接頭耦接，且與該參考延遲電路耦接，該邏輯產生該控制信號。

5.根據權利要求4所述的集成電路，其中該邏輯包括：

一第一儲存電路，具有一時鐘輸入終端與該參考延遲電路電性耦接以接收該第一時序信號，一數據輸入終端與該延遲線的該第一接頭電性耦接、及具有一輸出終端；

一第二儲存電路，具有一時鐘輸入終端與該參考延遲電路電性耦接以接收該第一時序信號，一數據輸入終端與該延遲線的該第二接頭電性耦接、及具有一輸出終端；以及

一譯碼器與該第一儲存電路和該第二儲存電路的該輸出耦接以產生該控制信號。

6.根據權利要求1所述的集成電路，其中該控制電路指示該多個時間區間中的一時間區間內的該第一時序信號相對于該第二時序信號發生的時間，且該邏輯響應該所指示的時間區間而產生該控制信號。

7.根據權利要求6所述的集成電路，其中該控制電路包括：

一延遲線，具有一輸入與該延遲仿真電路耦接，且具有多個接頭與該多個時間區間對應；以及

邏輯與該延遲線的該多個接頭耦接，且與該參考延遲電路耦接，該邏輯產生該控制信號。

8.根據權利要求1所述的集成電路，其中該輸出緩沖器包含多個并聯的輸出驅動器，且該控制信號致能及失能所選取的輸出驅動器調整該輸出緩出器的驅動能力。

9.根據權利要求1所述的集成電路，包括一寫入終端，該寫入終端組態為將電路連接至該集成電路之外，且其中該輸出緩沖器的該輸出與該寫入終端連接。

10.根據權利要求1所述的集成電路，包括多個輸出緩沖器，其包括響應該控制信號而調整該其驅動能力的該輸出緩沖器，其中該控制信號被施加至該多個輸出緩沖器中超過一個以上的該輸出緩沖器上的該組控制輸入。

11.一種控制一輸出緩沖器的方法，其中該輸出緩沖器具有輸出緩沖延遲，包括：

產生一第一時序信號，該第一時序信號具有一參考延遲；

產生一第二時序信號，該第二時序信號具有與該輸出緩沖延遲相關的延遲模擬；以及

響應該第一時序信號及該第二時序信號而調整該輸出緩出器的驅動能力。