[發明專利]半導體裝置

有效

• 申請號: 201210278267.8
• 申請日: 2009-02-06
• 公開（公告）號: CN102820338A
• 公開（公告）日: 2012-12-12
• 發明（設計）人: 大塚拓一;箕谷周平
• 申請（專利權）人: 羅姆股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/739;H01L29/10
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 劉建

本申請是申請號為“200980104440.9”，申請日為2009年2月6日，發明名稱為“半導體裝置”之申請的分案申請。

技術領域

本發明涉及半導體裝置，尤其涉及利用了碳化硅的半導體裝置。

背景技術

近年來，作為電力用半導體元件，推進開發一種利用了MOSFET(Metal?Oxide?Semiconductor?Field?Effect?Transistor)或IGBT(Insulated?Gate?Bipolar?Transistor)的電力轉換用半導體裝置。其中，與硅(Si)相比，利用了碳化硅(SiC)半導體的裝置由于SiC的帶隙寬、絕緣破壞電場大一數量級等的理由而被特別關注。

圖25表示利用了現有SiC的功率型MOSFET的構造的一例?，F有的功率型MOSFET，在n⁺型SiC半導體基板11的表面設置有n^-型SiC半導體外延層1。在n^-型SiC半導體外延層1的表層部設置有p型雜質區域14和n⁺型雜質區域5，其中n⁺型雜質區域5在該p型雜質區域14內夾持p⁺型雜質區域2。

以往，為了形成SiC的雜質區域，基于在Si半導體中利用的熱擴散法難以形成雜質區域，所以通常利用離子注入法(例如，參照專利文獻1)。

專利文獻1：日本特開2002-299620號公報

可是，在利用了SiC的MOSFET中，在p型雜質區域14的與柵極絕緣膜6的界面附近(溝道區域)的雜質濃度變大時，在溝道區域中的遷移率就會變低。因此，為了降低p型雜質區域14的表面附近的雜質濃度，需要減少雜質離子的注入劑量且使p型雜質區域14的雜質濃度整體降低加以抑制。結果，在施加了逆電壓的情況下，在p型雜質區域14發生擊穿。因此，存在著未產生SiC本來的絕緣破壞電場的優點、無法得到高耐壓的問題。

另外，在用不同的掩模分別形成了護環(guard?ring)或p型雜質區域、n型雜質區域的情況下，存在著制造工序增加、成品率下降的問題。

發明內容

本發明的目的在于，提供一種可提高耐壓性、簡化制造工序的半導體裝置。

用于達成上述目的的本發明的一個方式，提供一種如下半導體裝置，具備：含有碳化硅，由第1主電極區域構成的基板；層疊在所述基板的表面，由碳化硅構成的第1導電型外延層；在所述外延層的表面層相互隔離地配置的第1導電型的第2主電極區域；被所述第2主電極區域夾持的第2導電型阱接觸區域；與所述第2主電極區域及所述第2導電型阱接觸區域的所述基板側表面相接地配置的第2導電型阱區域；配置為夾持所述第2主電極區域及所述第2導電型阱區域的第2導電型阱擴展區域；隔著柵極絕緣膜而在被所述第2主電極區域及所述外延層的表面露出部夾持的所述第2導電型阱擴展區域的表面配置的柵極電極；與所述第2主電極區域及所述第2導電型阱接觸區域的表面共同接觸地配置的第2主電極；和配置在所述基板的與表面對置的背面的第1主電極，其中，在從所述外延層的表面向所述基板的深度方向，所述第2導電型阱區域具有的第2導電型雜質的濃度的濃度峰值位置比所述第2導電型阱擴展區域具有的所述第2導電型雜質的濃度的濃度峰值位置深。

發明效果

根據本發明，能夠提供一種可提高耐壓性、簡化制造工序的半導體裝置。

附圖說明

圖1是本發明的第1實施方式所涉及的半導體裝置的示意剖面構造圖。

圖2是圖1的示意俯視圖。

圖3是本發明的第1實施方式所涉及的半導體裝置的制造方法的說明圖，(a)是在基板11的表面形成外延層1的工序圖、(b)是利用能夠同時形成護環部的p型用掩模在外延層1的表層部形成p型阱擴展區域4的工序圖，(c)是利用n型用掩模在外延層1的表面層形成p型阱區域3的工序圖。

圖4是本發明的第1實施方式所涉及的半導體裝置的制造方法的說明圖，(d)是利用n型用掩模形成n⁺型源極區域5及p型阱接觸區域2的工序圖，(e)是在形成了柵極絕緣膜6之后形成柵極電極7的工序圖，(f)是在形成了層間絕緣層8之后形成源極電極9的工序圖。

圖5是表示以離子注入能量380keV、劑量3.6×10¹³cm^-2進行摻雜(dope)時的深度方向的雜質濃度的圖。