[發(fā)明專利]半導(dǎo)體器件及其制造方法

在審

• 申請?zhí)枺?/td>: 201210273721.0
• 申請日: 2012-08-02
• 公開（公告）號: CN103578963A
• 公開（公告）日: 2014-02-12
• 發(fā)明（設(shè)計(jì)）人: 王桂磊;李俊峰;趙超
• 申請（專利權(quán)）人: 中國科學(xué)院微電子研究所
• 主分類號: H01L21/285
• 分類號: H01L21/285;H01L21/768;H01L29/417;H01L23/538
• 代理公司: 北京藍(lán)智輝煌知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11345
• 代理人: 陳紅

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，特別是涉及一種用于改進(jìn)薄膜均勻性和臺階覆蓋率的金屬鎢薄膜制造方法以及由此制造的鎢薄膜。

背景技術(shù)

在半導(dǎo)體制造中，金屬鎢(W)通常用于形成接觸以及通孔填充。W薄膜的形成方法一般是化學(xué)氣相沉積(CVD)。CVD法制備W薄膜的工序一般包括：預(yù)熱，在工藝溫度下加熱晶片(通常為Si晶片)的頂面以及背面，提高分子運(yùn)動以促進(jìn)薄膜形成和沉積；浸透(soak)，向反應(yīng)室內(nèi)通入硅烷(SiH₄)，當(dāng)SiH₄氣體分子到達(dá)晶片表面時，SiH₄分子解體并且形成Si的單原子層，該單原子層Si可以保護(hù)其下方的粘合層免受WF₆的侵蝕；成核，通入WF₆，在原子層Si上通過CVD生長薄層的W，作為后續(xù)W薄膜的生長點(diǎn)，該成核薄膜的均勻性和沉積速率取決于晶片是否在預(yù)熱階段受到足夠的熱量以及在浸透階段是否接受足夠的硅烷而形成了良好的單原子層Si，該成核步驟對于后續(xù)W薄膜的均勻性與薄膜特性至關(guān)重要；填充，通入H₂還原WF₆，反應(yīng)的速度要高于硅烷反應(yīng)的速度，實(shí)際的沉積取決于工藝溫度和氣流流量。在上述CVD法制備W薄膜工藝中，成核步驟是關(guān)鍵，作為成核層的薄W層的連續(xù)性、臺階覆蓋率以及形態(tài)直接影響了后續(xù)本體W薄膜的沉積，因此決定了整體W薄膜的縫隙填充能力、電阻率以及應(yīng)力。

具體地，以在源漏接觸孔中沉積金屬W用作源漏接觸為例，在Ti/TiN的阻擋層/粘附層上通過CVD法制備W成核層，該成核W層通常不會延伸超過65nm并且在接觸孔上部存在懸掛突出部分，這種較差的臺階覆蓋率影響了源漏接觸W的縫隙填充能力，并且需要較厚的成核層來保護(hù)薄弱的阻擋層的角部區(qū)域從而進(jìn)一步影響了后續(xù)W薄膜的均勻性。因此，現(xiàn)有的W薄膜形成方法中，CVD法制備W成核層的工藝存在上述這些問題，嚴(yán)重影響了器件的可靠性。

發(fā)明內(nèi)容

由上所述，本發(fā)明的目的在于克服上述技術(shù)困難，改進(jìn)W薄膜的臺階覆蓋率。

為此，本發(fā)明提供了一種W金屬層淀積制造方法，包括：預(yù)熱晶片；采用ALD工藝，在晶片上沉積W成核層；采用CVD工藝，在W成核層上沉積W金屬層。

其中，預(yù)熱晶片之后、沉積W成核層之前進(jìn)一步包括：采用CVD工藝，在晶片上沉積單原子硅層。

其中，ALD工藝溫度為250～350℃。

其中，ALD工藝沉積速率為/周期～/周期。

其中，W成核層厚度為

其中，ALD工藝的前驅(qū)物為B₂H₆與WF₆。

本發(fā)明還提供了一種半導(dǎo)體器件，包括下層器件結(jié)構(gòu)、下層器件結(jié)構(gòu)之上的層間介質(zhì)層、層間介質(zhì)層中與下層器件結(jié)構(gòu)接觸的阻擋層/粘附層、阻擋層/粘附層上的W金屬層，其特征在于：阻擋層/粘附層與W金屬層之間還包括W成核層。

其中，W成核層厚度為

其中，阻擋層/粘附層包括Ti、Ta、TiN、TaN及其組合。

依照本發(fā)明的半導(dǎo)體器件及其制造方法，利用ALD工藝沉積薄W層用作成核層，替代了現(xiàn)有的CVD法制備成核層，提高了整體W薄膜的均勻性、臺階覆蓋率，進(jìn)而提高了器件的可靠性。

附圖說明

以下參照附圖來詳細(xì)說明本發(fā)明的技術(shù)方案，其中：

圖1為根據(jù)本發(fā)明的W薄膜淀積制造方法的流程圖；

圖2為根據(jù)本發(fā)明的W薄膜淀積制造方法中ALD工藝成核的示意圖；

圖3為現(xiàn)有技術(shù)中CVD法制備W成核層后CVD沉積W層厚度的等高線示意圖；

圖4為根據(jù)本發(fā)明的ALD法制備W成核層后CVD沉積W層厚度的等高線示意圖；以及

圖5為根據(jù)本發(fā)明方法制備的半導(dǎo)體器件的剖視圖。

具體實(shí)施方式

以下參照附圖并結(jié)合示意性的實(shí)施例來詳細(xì)說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了提高了整體W薄膜的均勻性、臺階覆蓋率的半導(dǎo)體器件及其制造方法。需要指出的是，類似的附圖標(biāo)記表示類似的結(jié)構(gòu)，本申請中所用的術(shù)語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)或制造工序。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)或制造工序的空間、次序或?qū)蛹夑P(guān)系。

參照圖1，為根據(jù)本發(fā)明的W薄膜制造方法的流程圖，提供了一種半導(dǎo)體器件制造方法，包括：