[發明專利]一種超高速數字可配置分頻器

有效

• 申請號: 201210268824.8
• 申請日: 2012-07-31
• 公開（公告）號: CN103580687A
• 公開（公告）日: 2014-02-12
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 成都銳成芯微科技有限責任公司
• 主分類號: H03L7/18
• 分類號: H03L7/18
• 代理公司: 暫無信息
• 代理人: 暫無信息

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技術領域

本發明涉及數字分頻器，具體涉及一種超高速數字可配置分頻器。

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背景技術

分頻器是數字電路設計的基本模塊，在數字電路設計中應用十分廣泛。在數字電路設計中，在時鐘多時鐘系統中經常會用數字計數分頻器來產生子時鐘，另外在鎖相環倍頻電路中的反饋時鐘也是由分頻器產生。

分頻器將高頻時鐘信號轉換為低頻時鐘信號輸出，包括固定分頻器和可配置分頻器（可編程分頻）。在系統時鐘較高的電路中如果分頻比不是太大，可以采用移位計數分頻器實現。移位計數分頻的優點是速度可以做到很高。缺點是只能適用于固定的分頻比，其次隨著分頻比的增加資源開銷隨著增加。例如設計一分頻比為80的分頻器就需要位寬為80比特的移位計數器，這顯然是不可接受的。移位計數分頻器還有一致命弱點，就是在沒有恢復電路的情況下，穩定性不好，不具備可恢復性。如果該分頻器在系統時鐘電路中受到干擾，電路瞬間跑飛，那么系統時鐘就丟失了，只能對系統進行復位處理。顯然在實際的電路設計中是不能接受的。

在分頻比較大分頻器電路中通常采用計數分頻器。計數分頻器的優點是資源消耗不會隨分頻比增加有太大的變化，同時它屬于可恢復類型。缺點是電路速度很難做高，尤其在可配置分頻器中。其原因在于：計數器中包含了加法器，加法器的進位鏈延時較大，因此計數分頻器的速度隨分頻比提高而迅速下降。在一些高速設計中用到了預分頻電路，但是預分頻電路一般都是固定的，不利于分頻比的配置。一些分頻比達到2²⁰或更高分頻比的高速可配置分頻器，對分頻器的設計提出了新的挑戰。

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發明內容

鑒于以上內容，有必要提供一種超高速數字可配置分頻器。

一種數字可配置分頻器，所述數字可配置分頻器包括N個級聯的可配置分頻器基本單元、一與所述第N個可配置分頻器基本單元相連的或門OR1及一與所述或門OR1相連的觸發器DFF0，所述超高速數字可配置分頻器為N比特可配置分頻器，其分頻數在2N~2^N范圍內可配置，其中，N大于1且為整數。

相對現有技術，本發明數字可配置分頻器的分頻比在2N~2^N范圍內可配置，其速度幾乎不隨N的增加而增加，且電路資源開銷小，相比于現有技術中的分頻器在N值很大的時候優勢明顯，故適用于頻率高和N值大的特殊應用中。

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附圖說明

圖1為本發明數字可配置分頻器較佳實施方式的基本單元邏輯電路。

圖2為10比特的數字可配置分頻器。

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具體實施方式

圖1中：FEQ_I是前一級判斷計數值與分頻比是否相等的信號。CI是串行計數器前一級的進位標志信號。HEQ_I是前一級判斷計數值與分頻比值一半是否相等的信號。SET為分頻計數器的置位端。FC是分頻比值其中的一位。CK高頻時鐘。CLR為分頻計數器的清零端。HC是分頻比值一半其中的一位。FEQ_O是當前判斷計數值與分頻比是否相等的信號輸出。CO是當前計數的進位標志輸出。HEQ_O是當前判斷計數值與分頻比值一半是否相等的信號。

圖2中：CELL1-CELLN為圖1中的基本單元。DIVN為分頻比。CLK為高頻時鐘。DIVOUT為高速分頻器的輸出。