[發(fā)明專利]一種具有界面N+層的SOI LDMOS半導體器件

有效

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• 申請日: 2012-07-26
• 公開（公告）號: CN102760753A
• 公開（公告）日: 2012-10-31
• 發(fā)明（設計）人: 胡盛東;羅俊;譚開洲;徐學良;王健安;秦國林;唐昭煥;陳文鎖
• 申請（專利權）人: 中國電子科技集團公司第二十四研究所
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/78
• 代理公司: 北京同恒源知識產權代理有限公司 11275
• 代理人: 趙榮之

技術領域

本發(fā)明涉及一種半導體功率器件，特別涉及一種具有界面N⁺層的SOI?LDMOS半導體器件。

背景技術

絕緣體上的硅（Semiconductor?On?Insulator即SOI)是在上世紀80年代發(fā)展起來的新型結構的半導體襯底材料，其獨特的結構特點克服了諸多常規(guī)體硅材料的不足，充分發(fā)揮了硅集成電路技術的潛力，被譽為21世紀的硅集成技術，得到了國內外眾多專家學者的廣泛關注和深入研究。

SOI高壓集成電路（High?Voltage??Integrated?Circuit，HVIC）集微電子技術、SOI技術和功率電子技術于一體，近年來得到了迅速地發(fā)展，成為功率集成電路領域的一個十分重要的新興分支，在武器裝備、工業(yè)自動化、航空航天、電力電子和其它高新技術產業(yè)有著極為廣泛的應用前景。SOI橫向高壓器件作為SOI?HVIC的核心部分之一因為其低的縱向耐壓和較高的自熱效應而限制了其在高壓領域內的應用。SOI器件的擊穿電壓由其縱向擊穿電壓和橫向擊穿電壓的較小值決定。由于介質埋層阻擋了器件耗盡區(qū)向襯底層擴展，使襯底層不能參與器件耐壓，也即常規(guī)SOI器件的縱向耐壓僅由有源頂層硅和介質埋層所承擔。受器件結構、自熱效應以及工藝實現(xiàn)等的限制，有源頂層硅和介質埋層都不能太厚，一般是頂層硅厚度（t_S）小于20μm，介質埋層厚度（t_I）小于4μm，所以SOI橫向高壓器件縱向耐壓較低，成為限制其在HVIC的應用和發(fā)展的主要原因。這方面的內容可見參考文獻：F.?Udrea,?D.?Garner,?K.?Sheng,?A.?Popescu,?H.?T.?Lim?and?W.?I.?Milne,?“SOI?power?devices”,?Electronics?&?Communication?Engineering?Journal,?pp27-40（2000）；或，Warmerdan?I.and?Punt,?W.,?“High-voltage?SOI?for?single-chip?power”,?Eur.?Semicond.,?June,?pp19-20(1999)。

典型的常規(guī)N溝道SOI?LDMOS結構如圖1所示，1為襯底硅層（N^-或P^-），2為介質埋層，3為有源半導體層（S層），4為N⁺漏區(qū)，5為N⁺源區(qū)，6為P阱，7為漏電極，8為源電極，9為柵氧化層，10為柵電極。圖1所示常規(guī)的SOI高壓器件縱向耐壓受到有源頂層3和介質埋層2界面的無電荷高斯定理限制：對于介質埋層為SiO₂的常規(guī)SOI器件，在器件擊穿時的介質埋層電場E_I和有源半導體內電場E_S恒有關系“E_I≈3E_S”。由于常規(guī)情況下硅的臨界擊穿電場（E_S,C）是一個20-40?V/μm間的常數(shù)，故器件擊穿時E_I約為100V/μm，而實際的SiO₂介質擊穿電場（E_I,C）可達600V/μm以上，也就是說，介質埋層的高臨界電場遠遠沒有被充分利用。因此，通過增強SOI器件介質埋層電場使之盡可能的達到其擊穿電場是提高SOI高壓器件縱向耐壓的有效途徑。目前增強介質層電場主要有采用引入低介電系數(shù)且高臨界擊穿電場的新埋層、在介質埋層界面引入電荷和超薄頂層硅（t_S<0.1μm）三類技術。這方面的內容可見參考文獻：Bo?Zhang,?Zhaoji?Li,?Shengdong?Hu,?and?Xiaorong?Luo,?“Field?enhancement?for?dielectric?layer?of?high-vltage?devices?on?silicon?on?insulator”,?IEEE?Trans.?Electron?Devices,?pp?2327-2334?(2009)。