[發(fā)明專利]一種基于FPGA的抗多位錯(cuò)誤翻轉(zhuǎn)RS碼檢錯(cuò)糾錯(cuò)系統(tǒng)

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201210256103.5
• 申請(qǐng)日: 2012-07-20
• 公開(kāi)（公告）號(hào): CN102751995A
• 公開(kāi)（公告）日: 2012-10-24
• 發(fā)明（設(shè)計(jì)）人: 王巍;王寧;張美杰;徐飛;李瑩
• 申請(qǐng)（專利權(quán)）人: 天津工大瑞工光電技術(shù)有限公司
• 主分類號(hào): H03M13/15
• 分類號(hào): H03M13/15
• 代理公司: 暫無(wú)信息
• 代理人: 暫無(wú)信息

技術(shù)領(lǐng)域

本發(fā)明涉及一種檢錯(cuò)糾錯(cuò)系統(tǒng)，特別涉及一種可以糾正基于SRAM的存儲(chǔ)器多位錯(cuò)誤翻轉(zhuǎn)的基于FPGA的抗多位翻轉(zhuǎn)RS碼檢錯(cuò)糾錯(cuò)系統(tǒng)。

背景技術(shù)

基于SRAM的存儲(chǔ)器器件已經(jīng)廣泛應(yīng)用于各類航天器件以及衛(wèi)星上，但是由于太空中的高能粒子撞擊以及電磁輻射等惡劣的環(huán)境，將導(dǎo)致基于SRAM的存儲(chǔ)器件邏輯狀態(tài)發(fā)生翻轉(zhuǎn)：原來(lái)存儲(chǔ)位的″0″變?yōu)椤?″，或者″1″變?yōu)椤?″，造成系統(tǒng)功能紊亂。而隨著工藝尺寸進(jìn)入納米時(shí)代，芯片上晶體管的密度越來(lái)越高，密度的增高使得存儲(chǔ)單元之間的距離逐漸減小，距離的減小意味著以上這種錯(cuò)誤可能造成多個(gè)單元的狀態(tài)發(fā)生錯(cuò)誤的翻轉(zhuǎn)，這就是多位錯(cuò)誤翻轉(zhuǎn)(Multiple?Bits?Up?sets，MBUs)。美國(guó)NASA宇航局的JPL實(shí)驗(yàn)室通過(guò)一系列的試驗(yàn)發(fā)現(xiàn)：在Virtex-4(90nm)系列的FPGA中MBUs的發(fā)生概率幾乎是Virtex-II(130nm)系列的3倍，是Virtex(220nm)系列的69倍，這證明了隨著工藝尺寸的降低，F(xiàn)PGA中MBUs的發(fā)生概率會(huì)越來(lái)越高，而FPGA中包含大量的SRAM存儲(chǔ)單元，它們對(duì)于尺寸的變化所導(dǎo)致的MBUs更為敏感。很多的輻射實(shí)驗(yàn)也表明存儲(chǔ)器中MBUs與工藝密切相關(guān)，在90nm時(shí)，存儲(chǔ)器中2位MBUs的發(fā)生概率約為60％，當(dāng)工藝為65nm時(shí)，3位和4位MBUs的概率達(dá)到了45％，而且隨著工藝進(jìn)入亞微米量級(jí)(小于90mm)時(shí)，MBUs引起的錯(cuò)誤翻轉(zhuǎn)位數(shù)已經(jīng)達(dá)到13位。

為了對(duì)抗存儲(chǔ)器數(shù)據(jù)的多位錯(cuò)誤翻轉(zhuǎn)，有人發(fā)明了一種可用于大容量存儲(chǔ)器的RS(256，252)碼糾錯(cuò)譯碼芯片(公開(kāi)號(hào)：CN?1773863A)。該糾錯(cuò)譯碼芯片的乘法和求逆運(yùn)算運(yùn)用查表和模加運(yùn)算實(shí)現(xiàn)，由于是在GF(28)域，查表法需要大量的資源，以大量的面積獲取速度，有些得不償失；其次，沒(méi)有考慮到當(dāng)信息位無(wú)錯(cuò)碼時(shí)，可以停止chien搜索，終止糾錯(cuò)，因?yàn)闆](méi)必要糾錯(cuò)；再次，沒(méi)有考慮到當(dāng)錯(cuò)碼個(gè)數(shù)大于糾錯(cuò)能力時(shí)，可以放棄糾錯(cuò)，因?yàn)闀?huì)越糾越錯(cuò)；最后，沒(méi)有系統(tǒng)的RS編碼，RS碼只有在數(shù)據(jù)編碼之后才可以譯碼糾錯(cuò)，這個(gè)發(fā)明的芯片并不能做到即插即用。還有人發(fā)明了相似的一種基于FPGA的高速RS編譯碼器實(shí)現(xiàn)方法(CN?102122964A)，采用三級(jí)流水線實(shí)現(xiàn)譯碼，使用雙時(shí)鐘驅(qū)動(dòng)，以及大量的常系數(shù)乘法器，這些方法雖然能在一定程度上提高速度，但是對(duì)于最重要的最耗資源的關(guān)鍵方程求解部分卻未有改善，雖然將常數(shù)乘法器轉(zhuǎn)換為純組合邏輯的異或運(yùn)算，但是多級(jí)的純組合邏輯只會(huì)拖慢系統(tǒng)速度，大大影響系統(tǒng)的速度和性能，這并不適合實(shí)際的工程應(yīng)用。

因而，設(shè)計(jì)一個(gè)能夠從數(shù)據(jù)寫入存儲(chǔ)器之初就開(kāi)始進(jìn)行編碼防護(hù)，直到從存儲(chǔ)器讀出數(shù)據(jù)時(shí)，再進(jìn)行譯碼保護(hù)的、即插即用的、耗費(fèi)資源少、效率較高的、可以用來(lái)加固容易發(fā)生多位錯(cuò)誤翻轉(zhuǎn)的存儲(chǔ)器的檢錯(cuò)糾錯(cuò)系統(tǒng)顯得尤為必要，本發(fā)明基于FPGA的抗多位錯(cuò)誤翻轉(zhuǎn)RS碼檢錯(cuò)糾錯(cuò)系統(tǒng)就應(yīng)運(yùn)而生。

發(fā)明內(nèi)容

本發(fā)明的目的在于，提供一種對(duì)存儲(chǔ)器的多位錯(cuò)誤翻轉(zhuǎn)進(jìn)行檢錯(cuò)糾錯(cuò)的RS碼檢錯(cuò)糾錯(cuò)系統(tǒng)，使得寫入存儲(chǔ)器中的數(shù)據(jù)首先通過(guò)RS碼檢錯(cuò)糾錯(cuò)系統(tǒng)編碼后存入存儲(chǔ)器，當(dāng)存儲(chǔ)器遭受多位錯(cuò)誤翻轉(zhuǎn)時(shí)，RS碼檢錯(cuò)糾錯(cuò)系統(tǒng)能夠通過(guò)譯碼將錯(cuò)誤檢測(cè)出來(lái)并糾正。