[發明專利]半導體器件制造方法

有效

• 申請號: 201210245140.6
• 申請日: 2012-07-13
• 公開（公告）號: CN103545188A
• 公開（公告）日: 2014-01-29
• 發明（設計）人: 尹海洲;張珂珂
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/336
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙) 11345
• 代理人: 陳紅

技術領域

本發明涉及半導體集成電路制造領域，更具體地，涉及一種具有增大接觸區域的MOSFET的制造方法。

背景技術

隨著MOSFET的特征尺寸持續縮減，寄生電阻在器件的總電阻中占據的比重越來越大，嚴重制約了小尺寸器件性能的提升。現有的降低寄生電阻的結構/方法包括形成提升源漏、在源漏區中/上形成金屬硅化物、提高接觸面積等等。

然而，無論采用何種結構/方法，源/漏區的接觸區域(或接觸孔，CA)與柵極側墻之間仍然有較大的間距，電子/空穴的載流子從源區穿越溝道區達到漏區的距離仍然較大，因此寄生電阻依然無法有效的減小，器件性能提升程度有限。

發明內容

有鑒于此，本發明的目的在于采用新的制造方法以接觸犧牲層工藝代替傳統的替代柵工藝，大幅減小接觸區域與柵極之間的間距，從而有效地減小器件寄生電阻。

實現本發明的上述目的，是通過提供一種半導體器件制造方法，包括：在襯底上形成接觸犧牲圖形，覆蓋源區與漏區并且暴露柵極區域；在襯底上形成層間介質層，覆蓋接觸犧牲圖形并且暴露柵極區域；在暴露的柵極區域中形成柵極堆疊結構；去除接觸犧牲圖形，留下了源漏接觸溝槽；在源漏接觸溝槽中形成源漏接觸。

其中，襯底中還包括淺溝槽隔離，接觸犧牲圖形暴露了部分淺溝槽隔離。其中，層間介質層覆蓋了部分淺溝槽隔離。

其中，形成接觸犧牲圖形之后、形成層間介質層之前，還包括在接觸犧牲圖形側面上形成源漏接觸側墻。其中，源漏接觸側墻為氮化硅、氮氧化硅。

其中，形成接觸犧牲圖形之后，還包括執行離子注入，在襯底中形成輕摻雜的源漏延伸區和暈狀源漏摻雜區。

其中，形成柵極堆疊結構包括在暴露的柵極區域中沉積高k材料的柵極絕緣層、金屬氮化物的功函數調節層以及金屬的電阻調節層。其中，形成柵極堆疊結構之后還包括平坦化電阻調節層、功函數調節層、層間介質層直至暴露接觸犧牲圖形。

其中，形成源漏接觸的步驟進一步包括：執行源漏離子注入，在源漏接觸溝槽中暴露的襯底中形成源漏重摻雜區；在源漏重摻雜區中形成金屬硅化物；在源漏接觸溝槽中金屬硅化物上依次沉積襯墊層和填充層；平坦化填充層和襯墊層直至暴露柵極堆疊結構。

其中，平坦化填充層和襯墊層之后，進一步包括：沉積第二層間介質層；刻蝕第二層間介質層形成源漏接觸孔，在源漏接觸孔中填充形成第二源漏接觸；沉積第三層間介質層；刻蝕第三層間介質層形成互連孔，在互連孔中填充形成互連線。

其中，形成金屬硅化物的步驟進一步包括：在源漏接觸溝槽中沉積金屬層，退火使得金屬層與襯底中硅反應形成金屬硅化物，剝除未反應的金屬層。

其中，接觸犧牲圖形為多晶硅、非晶硅、非晶碳及其組合。

其中，接觸犧牲圖形與襯底之間還包括墊氧化層。

依照本發明的半導體器件制造方法，通過接觸犧牲層工藝有效降低了柵極側墻與接觸區域之間的間距，并且增大了接觸區域面積，從而有效減小了器件寄生電阻。

附圖說明

以下參照附圖來詳細說明本發明的技術方案，其中：

圖1至圖12為根據本發明的半導體器件制造方法各個步驟的剖視圖；以及

圖13為根據本發明的半導體器件制造方法的流程圖。

具體實施方式

以下參照附圖并結合示意性的實施例來詳細說明本發明技術方案的特征及其技術效果。需要指出的是，類似的附圖標記表示類似的結構，本申請中所用的術語“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修飾各種器件結構。這些修飾除非特別說明并非暗示所修飾器件結構的空間、次序或層級關系。

參照圖13以及圖1～圖3，在襯底上形成接觸犧牲圖形，覆蓋源區與漏區并且暴露柵極區域。