[發明專利]SOI BJT應變SiGe回型溝道BiCMOS集成器件及制備方法

有效

• 申請號: 201210244421.X
• 申請日: 2012-07-16
• 公開（公告）號: CN102723339A
• 公開（公告）日: 2012-10-10
• 發明（設計）人: 宋建軍;胡輝勇;舒斌;張鶴鳴;宣榮喜;李妤晨;呂懿;郝躍
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L21/84
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種SOI?BJT應變SiGe回型溝道BiCMOS集成器件，其特征在于，NMOS器件為應變SiGe垂直溝道，PMOS器件為應變SiGe平面溝道，雙極器件采用SOI普通Si雙極晶體管。

2.根據權利要求1所述的SOI?BJT應變SiGe回型溝道BiCMOS集成器件，其特征在于，所述NMOS器件溝道區為應變SiGe材料，所述NMOS器件在溝道方向上為張應變，所述NMOS器件導電溝道為回型，且溝道方向與襯底表面垂直。

3.根據權利要求1所述的SOI?BJT應變SiGe回型溝道BiCMOS集成器件，其特征在于，所述PMOS器件溝道區為應變SiGe材料，所述PMOS器件在溝道方向為壓應變。

4.根據權利要求1所述的SOI?BJT應變SiGe回型溝道BiCMOS集成器件，其特征在于，在同一個SOI襯底上雙極器件采用體Si材料制備。

5.一種SOI?BJT應變SiGe回型溝道BiCMOS集成器件的制備方法，其特征在于，該制備方法包括如下步驟：

第一步、選取氧化層厚度為150～400nm，上層Si厚度為100～150nm，N型摻雜濃度為1×10¹⁶～1×10¹⁷cm^-3的SOI襯底片；

第二步、在SOI襯底上，外延生長一層摻雜濃度為1×10¹⁶～1×10¹⁷cm^-3的Si層，厚度為0.4～0.6μm，作為集電區；

第三步、在襯底表面熱氧化一層厚度為200～300nm的SiO₂層，光刻隔離區域，利用干法刻蝕工藝，在深槽隔離區域刻蝕出深度為3～5μm的深槽；利用化學汽相淀積（CVD）的方法，在600～800℃，在深槽內填充SiO₂，用化學機械拋光（CMP）方法，去除表面多余的氧化層，形成深槽隔離；

第四步、光刻集電區接觸區，對集電區進行N型雜質的注入，并在800～950℃，退火30～90min激活雜質，形成摻雜濃度為1×10¹⁹～1×10²⁰cm^-3的重摻雜集電極；

第五步、在襯底表面熱氧化一SiO₂層，光刻基區，對基區進行P型雜質的注入，并在800～950℃，退火30～90min激活雜質，形成摻雜濃度為1×10¹⁸～5×10¹⁸cm^-3的基區；

第六步、在襯底表面熱氧化一SiO₂層，光刻發射區，對襯底進行N型雜質的注入，并在800～950℃，退火30～90min激活雜質，形成摻雜濃度為5×10¹⁹～5×10²⁰cm^-3的重摻雜發射區，在襯底表面利用化學汽相淀積（CVD）的方法，在600～800℃，淀積一SiO₂層；

第七步、光刻NMOS器件有源區，利用干法刻蝕在NMOS器件有源區刻蝕出深度為400～600nm的淺槽，再利用化學汽相淀積（CVD）的方法，在600～750℃，在淺槽中連續生長五層材料：第一層是厚度為200～300nm的N型Si外延層，摻雜濃度為5×10¹⁹～1×10²⁰cm^-3，作為NMOS器件漏區；第二層是厚度為3～5nm的N型應變SiGe層，摻雜濃度為1～5×10¹⁸cm^-3，Ge組分為10%，作為NMOS器件的第一N型輕摻雜源漏結構（N-LDD）層；第三層是厚度為22～45nm的P型應變SiGe層，摻雜濃度為5×10¹⁶～5×10¹⁷cm^-3，Ge組分為梯度分布，下層為10%，上層為20～30%的梯度分布，作為NMOS器件溝道區；第四層是厚度為3～5nm的N型應變SiGe層，摻雜濃度為1～5×10¹⁸cm^-3，Ge組分為為20～30%，作為NMOS器件的第二N型輕摻雜源漏結構（N-LDD）層；第五層是厚度為200～300nm的N型Si層，摻雜濃度為5×10¹⁹～1×10²⁰cm^-3，作為NMOS器件源區；

第八步、利用化學汽相淀積（CVD）的方法，在600～780℃，在襯底表面淀積一層SiO₂，光刻PMOS器件有源區，利用干法刻蝕工藝，在PMOS器件有源區刻蝕出深度為400～600nm的深槽；利用化學汽相淀積（CVD）的方法，在600～750℃，在深槽中選擇性外延生長一層N型弛豫Si層，摻雜濃度為5×10¹⁶～5×10¹⁷cm^-3，厚度為400～600nm，再生長一N型應變SiGe層，摻雜濃度為5×10¹⁶～5×10¹⁷cm^-3，Ge組分為10～30%，厚度為10～20nm，最后生長一本征弛豫Si帽層，厚度為3～5nm，將溝槽填滿，形成PMOS器件有源區；利用濕法腐蝕，刻蝕掉表面的層SiO₂；

第九步、光刻NMOS器件源漏淺槽隔離，利用干法刻蝕工藝，在NMOS器件源漏隔離區刻蝕出深度為0.3～0.5μm的淺槽；利用化學汽相淀積（CVD）方法，在600～780℃，在淺槽內填充SiO₂；用化學機械拋光（CMP）方法除去多余的氧化層，形成淺槽隔離；

第十步、利用化學汽相淀積（CVD）方法，在600～780℃，在襯底表面淀積一層SiO₂和一層SiN，形成阻擋層；光刻NMOS器件漏溝槽，利用干法刻蝕工藝，刻蝕出深度為0.4～0.6μm的漏溝槽；利用化學汽相淀積（CVD）方法，在600～780℃，在襯底表面淀積一層SiO₂，形成NMOS器件漏溝槽側壁隔離，干法刻蝕掉表面的SiO₂，保留漏溝槽側壁的SiO₂，利用化學汽相淀積（CVD）方法，在600～780℃，淀積摻雜濃度為1～5×10²⁰c?m^-3的N型Ploy-Si，將溝槽填滿，化學機械拋光（CMP）方法去除襯底表面多余Ploy-Si，形成NMOS器件漏連接區；利用濕法腐蝕，刻蝕掉表面的層SiO₂和SiN；

第十一步、利用化學汽相淀積（CVD）方法，在600～780℃，在襯底表面淀積一層SiO₂和一層SiN，再次形成阻擋層；光刻NMOS器件柵窗口，利用干法刻蝕工藝，刻蝕出深度為0.4～0.6μm的柵溝槽；利用原子層化學汽相淀積（ALCVD）方法，在300～400℃，在襯底表面淀積一層厚度為5～8nm的HfO₂，形成NMOS器件柵介質層，然后利用化學汽相淀積（CVD）方法，在600～780℃，在襯底表面淀積摻雜濃度為1～5×10²⁰cm^-3的N型Poly-Si，將NMOS器件柵溝槽填滿，再去除掉NMOS器件柵溝槽以外表面部分Poly-Si和HfO₂，形成NMOS器件柵、源區，最終形成NMOS器件；利用濕法腐蝕，刻蝕掉表面的層SiO₂和SiN；

第十二步、利用化學汽相淀積（CVD）方法，在600～780℃，在襯底表面淀積一層SiO₂，光刻PMOS器件有源區，利用化學汽相淀積（CVD）方法，在600～780℃，在襯底表面淀積一層厚度為10～15nm的SiO₂和一層厚度為200～300nm的Poly-Si，光刻Poly-Si和SiO₂，形成PMOS器件虛柵；對PMOS器件進行P型離子注入，形成摻雜濃度為1～5×10¹⁸cm^-3的P型輕摻雜源漏結構（P-LDD）；

第十三步、利用化學汽相淀積（CVD）方法，在600～780℃，在襯底表面上淀積一層厚度為3～5nm的SiO₂，干法刻蝕掉襯底表面上的SiO₂，保留Ploy-Si側壁的SiO₂，形成PMOS器件柵電極側墻；再對PMOS器件有源區進行P型離子注入，自對準生成PMOS器件的源區和漏區，使源漏區摻雜濃度達到5×10¹⁹～1×10²⁰cm^-3；

第十四步、利用化學汽相淀積（CVD）方法，在600～780℃，在襯底表面淀積SiO₂層，用化學機械拋光（CMP）方法平整表面，再用干法刻蝕工藝刻蝕表面SiO₂至虛柵上表面，露出虛柵；濕法刻蝕虛柵，在柵電極處形成一個凹槽；利用化學汽相淀積（CVD）方法，在600～780℃，在襯底表面淀積一層SiON，厚度為1.5～5nm；用物理氣相沉積（PVD）淀積W-TiN復合柵，用化學機械拋光（CMP）去掉表面金屬，以W-TiN復合柵作為化學機械拋光（CMP）的終止層，從而形成柵極，最終形成PMOS器件；

第十五步、利用化學汽相淀積（CVD）方法，在600～780℃，在襯底表面淀積SiO₂層，光刻引線孔，金屬化，濺射金屬，光刻引線，構成導電溝道為22～45nm的SOI?BJT、應變SiGe回型溝道BiCMOS集成器件。