[發明專利]一種混合晶面雙應變硅基CMOS集成器件及制備方法

有效

• 申請號: 201210244169.2
• 申請日: 2012-07-16
• 公開（公告）號: CN102751291A
• 公開（公告）日: 2012-10-24
• 發明（設計）人: 張鶴鳴;李妤晨;宋建軍;胡輝勇;宣榮喜;王斌;王海棟;郝躍
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L21/84
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明屬于半導體集成電路技術領域，尤其涉及一種混合晶面雙應變硅基CMOS集成器件及制備方法。

背景技術

在信息技術高度發展的當代，以集成電路為代表的微電子技術是信息技術的關鍵。集成電路作為人類歷史上發展最快、影響最大、應用最廣泛的技術，其已成為衡量一個國家科學技術水平、綜合國力和國防力量的重要標志。

對微電子產業發展產生巨大影響的“摩爾定律”指出：集成電路芯片上的晶體管數目，約每18個月增加1倍，性能也提升1倍。40多年來，世界微電子產業始終按照這條定律不斷地向前發展，電路規模已由最初的小規模發展到現在的超大規模。Si材料以其優異的性能，在微電子產業中一直占據著重要的地位，而以Si材料為基礎的CMOS集成電路以低功耗、低噪聲、高輸入阻抗、高集成度、可靠性好等優點在集成電路領域中占據著主導地位。

隨著器件特征尺寸的逐步減小，尤其是進入納米尺度以后，微電子技術的發展越來越逼近材料、技術、器件的極限，面臨著巨大的挑戰。當器件特征尺寸縮小到65納米以后，MOS器件中的短溝效應、強場效應、量子效應、寄生參量的影響、工藝參數漲落等問題對器件泄漏電流、亞閾特性、開態/關態電流等性能的影響越來越突出；而且隨著無線移動通信的飛速發展，對器件和集成電路的性能，如頻率特性、噪聲特性、封裝面積、功耗和成本等提出了更高的要求，傳統硅基工藝制備的器件和集成電路越來越無法滿足新型、高速電子系統的需求。

CMOS集成電路的一個重要性能指標，是NMOS與PMOS的驅動能力，而電子和空穴的遷移率分別是決定其驅動能力的關鍵因素之一。為了提高NMOS和PMOS器件的性能進而提高CMOS集成電路的性能，兩種載流子的遷移率都應當盡可能地高。

早在上世紀五十年代，就已經研究發現在硅材料上施加應力，會改變電子和空穴的遷移率，從而改變半導體材料上所制備的NMOS與PMOS的性能。但電子和空穴并不總是對同種應力做出相同的反應。同時，在相同的晶面上制備NMOS和PMOS，它們的遷移率并不能同時達到最優。

發明內容

本發明的目的在于提供一種混合晶面雙應變硅基CMOS集成器件，克服以上現有技術中的存在的缺陷，在不降低一種類型器件的載流子的遷移率的情況下，提高另一種類型器件的載流子的遷移率，提供一種混合晶面雙應變硅基CMOS集成器件及電路的制備方法。

本發明的目的在于提供一種混合晶面雙應變硅基CMOS集成器件，所述器件襯底為SOI材料。

進一步、NMOS和PMOS器件的晶面不同，其中NMOS的晶面為（100），PMOS的晶面為（110）。

進一步、NMOS和PMOS的溝道均為應變材料，其中NMOS的導電溝道是張應變Si，PMOS的導電溝道是壓應變SiGe。

本發明的另一目的在于提供一種所述混合晶面雙應變硅基CMOS集成器件的及電路的制備方法，包括如下步驟：

第一步、選取兩片Si片，一塊是N型摻雜濃度為1～5×10¹⁵cm^-3的Si（110）襯底片，作為上層基體材料，另一塊是P型摻雜濃度為1～5×10¹⁵cm^-3的Si（100）襯底片，作為下層基體材料，對兩片Si片表面進行氧化，氧化層厚度為0.5~1μm，采用化學機械拋光（CMP）工藝對兩個氧化層表面進行拋光；

第二步、對上層基體材料中注入氫，并將兩片Si片氧化層相對置于超高真空環境中在350～480℃的溫度下實現鍵合；將鍵合后的Si片溫度升高100～200℃，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留100~200nm的Si材料，并在其斷裂表面進行化學機械拋光（CMP），形成SOI襯底；