[發明專利]一種基于自對準工藝的三多晶SOI SiGe HBT集成器件及制備方法

有效

• 申請號: 201210244140.4
• 申請日: 2012-07-16
• 公開（公告）號: CN102723361A
• 公開（公告）日: 2012-10-10
• 發明（設計）人: 張鶴鳴;王斌;宣榮喜;胡輝勇;宋建軍;王海棟;周春宇;郝躍
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H01L29/737
• 分類號: H01L29/737;H01L29/08;H01L21/331
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明屬于半導體集成電路技術領域，尤其涉及一種基于自對準工藝的三多晶SOI?SiGe?HBT集成器件及制備方法。?

背景技術

集成電路是信息社會經濟發展的基石和核心。正如美國工程技術界最近評出20世紀世界20項最偉大工程技術成就中第五項電子技術時提到，“從真空管到半導體、集成電路，已成為當代各行業智能工作的基石?！奔呻娐窌r最能體現知識經濟特征的典型產品之一。目前，以集成電路為基礎的電子信息產業已成為世界第一大產業。隨著集成電路技術的發展，整機和元件之間的明確界限被突破，集成電路不僅成為現代產業和科學技術的基礎，而且正創造著信息時代的硅文化。?

由于Si材料的優良特性，特別是能方便地形成極其有用的絕緣膜——SiO₂膜和Si₃N₄膜，從而能夠利用Si材料實現最廉價的集成電路工藝，發展至今，全世界數以萬億美元的設備和技術投入，已使Si基工藝形成了非常強大的產業能力。同時，長期的科研投入也使人們對Si及其工藝的了解，達到十分深入、透徹的地步，因此在集成電路產業中，Si技術是主流技術，Si集成電路產品是主流產品，占集成電路產業的90％以上。在Si集成電路中以雙極晶體管作為基本結構單元的模擬集成電路在電子系統中占據著重要的地位，隨著Si技術的發展，Si雙極晶體管的性能也獲得了大幅的提高。?

但是到了上世紀90年代，Si雙極晶體管由于電壓、基區寬度、功率密度等原因的限制,不能再按工業界普遍采用的等比例縮小的方法來提高器件與集?成電路的性能，嚴重地制約了模擬集成電路和以其為基礎的電子系統性能的進一步提高。?

為了進一步提高器件及集成電路的性能，研究人員借助新型的半導體材料如：GaAs、InP等，以獲得適于無線移動通信發展的高速器件及集成電路。盡管GaAs和InP基化合物器件頻率特性優越，但其制備工藝比Si工藝復雜、成本高，大直徑單晶制備困難、機械強度低，散熱性能不好，與Si工藝難兼容以及缺乏象SiO₂那樣的鈍化層等因素限制了它的廣泛應用和發展。?

發明內容

本發明的目的在于提供一種基于自對準工藝的三多晶SOI?SiGe?HBT集成器件及制備方法，以實現更好的器件性能。?

本發明的目的在于提供一種基于自對準工藝的三多晶SOI?SiGe?HBT集成器件，所述器件制備在SOI襯底上。?

進一步、所述器件基區為應變SiGe材料。?

進一步、所述應變SiGe材料中Ge組分占SiGe材料摩爾百分比為15%~25%。?

進一步、所述器件發射極、基極和集電極都采用多晶硅接觸。?

進一步、其制備過程采用自對準工藝，所述器件為全平面結構。?

本發明的另一目的在于提供一種基于自對準工藝的三多晶SOI?SiGe?HBT集成器件的制備方法，按如下步驟進行：?

第一步、選取氧化層厚度為150～400nm，上層Si厚度為100～150nm，N型摻雜濃度為1×10¹⁶～1×10¹⁷cm^-3的SOI襯底片；?

第二步、利用化學汽相淀積（CVD）的方法，在600～750℃，在襯底上生長一層厚度為50～100nm的N型Si外延層，作為集電區，該層摻雜濃度為?1×10¹⁶～1×10¹⁷cm^-3；?

第三步、利用化學汽相淀積（CVD）的方法，在600～800℃，在外延Si層表面生長一層厚度為300～500nm的SiO₂層，光刻淺槽隔離，在淺槽隔離區域干法刻蝕出深度為270～400nm的淺槽，再利用化學汽相淀積（CVD）方法，在600～800℃，在淺槽內填充SiO₂；最后，用化學機械拋光（CMP）方法，去除表面多余的氧化層，形成淺槽隔離；?

第四步、利用化學汽相淀積（CVD）的方法，在600～800℃，在外延Si層表面淀積一層厚度為500～700nm的SiO₂層，光刻集電極接觸區窗口，對襯底進行磷注入，使集電極接觸區摻雜濃度為1×10¹⁹～1×10²⁰cm^-3，形成集電極接觸區域，再將襯底在950～1100℃溫度下，退火15～120s，進行雜質激活；?