[發明專利]一種基于自對準工藝的三多晶SOI SiGe HBT集成器件及制備方法

有效

• 申請號: 201210244140.4
• 申請日: 2012-07-16
• 公開（公告）號: CN102723361A
• 公開（公告）日: 2012-10-10
• 發明（設計）人: 張鶴鳴;王斌;宣榮喜;胡輝勇;宋建軍;王海棟;周春宇;郝躍
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H01L29/737
• 分類號: H01L29/737;H01L29/08;H01L21/331
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種基于自對準工藝的三多晶SOI?SiGe?HBT集成器件，其特征在于，所述器件制備在SOI襯底上。

2.根據權利要求1所述的集成器件，其特征在于，所述器件基區為應變SiGe材料。

3.根據權利要求1所述的集成器件，其特征在于，所述應變SiGe材料中Ge組分占SiGe材料摩爾百分比為15%~25%。

4.根據權利要求1所述的集成器件，其特征在于，所述器件發射極、基極和集電極都采用多晶硅接觸。

5.根據權利要求1所述的集成器件，其特征在于，其制備過程采用自對準工藝，所述器件為全平面結構。

6.一種基于自對準工藝的三多晶SOI型HBT集成器件的制備方法，其特征在于，所述方法包括如下步驟：

第一步、SOI選取襯底，該襯底具有厚度為150～400nm的氧化層和厚度為100～150nm、N型摻雜濃度為1×10¹⁶～1×10¹⁷cm^-3的上層Si；

第二步、利用化學汽相淀積（CVD）的方法，在600～750℃，在襯底上生長一層厚度為50～100nm的N型Si外延層，作為集電區，該N型Si外延層摻雜濃度為1×10¹⁶～1×10¹⁷cm^-3；

第三步、利用化學汽相淀積（CVD）的方法，在600～800℃，在N型Si外延層表面生長一層厚度為300～500nm的第一SiO₂層，光刻淺槽隔離，在淺槽隔離區域干法刻蝕出深度為270～400nm的淺槽，再利用化學汽相淀積（CVD）方法，在600～800℃，在淺槽內填充SiO₂；最后，用化學機械拋光（CMP）方法，去除表面多余的氧化層，形成淺槽隔離；

第四步、利用化學汽相淀積（CVD）的方法，在600～800℃，在外延Si層表面淀積一層厚度為500～700nm的第二SiO₂層，光刻集電極接觸區窗口，對襯底進行磷注入，使集電極接觸區摻雜濃度為1×10¹⁹～1×10²⁰cm^-3，形成集電極接觸區域，再將襯底在950～1100℃溫度下，退火15～120s，進行雜質激活；

第五步、刻蝕掉襯底表面的第二SiO₂層，利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積二層材料：第一層為第三SiO₂層，厚度為20～40nm；第二層為P型Poly-Si層，厚度為200～400nm，摻雜濃度為1×10²⁰～1×10²¹cm^-3；

第六步、光刻P型Poly-Si層，形成外基區，利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積第四SiO₂層，厚度為200～400nm，利用化學機械拋光（CMP）的方法去除P型Poly-Si表面的SiO₂；

第七步、利用化學汽相淀積（CVD）方法，在600～800℃，淀積一層SiN層，厚度為50～100nm，光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；再利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積另一層SiN層，厚度為10～20nm，干法刻蝕掉發射窗SiN，形成側墻；

第八步、利用濕法刻蝕，對窗口內SiO₂層進行過腐蝕，形成基區區域，利用化學汽相淀積（CVD）方法，在600～750℃，在基區區域選擇性生長SiGe基區，Ge組分占SiGe材料摩爾百分比為15～25%，摻雜濃度為5×10¹⁸～5×10¹⁹cm^-3，厚度為20～60nm；

第九步、光刻集電極窗口，利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積第二Poly-Si，厚度為200～400nm，再對襯底進行磷注入，并利用化學機械拋光（CMP）去除發射極和集電極接觸孔區域以外表面的Poly-Si，形成發射極和集電極；

第十步、利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積第五SiO₂層，光刻集電極接觸孔，并對該接觸孔進行磷注入，以提高接觸孔內的Poly-Si的摻雜濃度，使其達到1×10¹⁹～1×10²⁰cm^-3，最后去除表面的SiO₂層；

第十一步、利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積第六SiO₂層，在950～1100℃溫度下，退火15～120s，進行雜質激活；光刻發射區、基區和集電區接觸孔，形成HBT器件；

第十二步、在襯底表面濺射金屬鈦（Ti），合金形成硅化物；

第十三步、濺射金屬，光刻引線，形成發射極、基極和集電極金屬引線，構成基區厚度為20～60nm且集電區厚度為150～250nm的SOI型HBT集成電路。