[發明專利]一種用于高k金屬柵極NMOS晶體管的測試裝置和測試方法

有效

• 申請號: 201210243866.6
• 申請日: 2012-07-13
• 公開（公告）號: CN103543396A
• 公開（公告）日: 2014-01-29
• 發明（設計）人: 馮軍宏;甘正浩
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: G01R31/26
• 分類號: G01R31/26
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

技術領域

本發明涉及半導體制造工藝，尤其涉及一種用于高k金屬柵極NMOS晶體管的測試裝置和測試方法。

背景技術

在高k金屬柵極（HKMG）工藝中，NMOS晶體管的正偏壓溫度不穩定性（Positive?Bias?Temperature?Instability，PBTI）是一項不可忽視的評估項目。與傳統的多晶硅柵-氧化硅工藝相比，高k金屬柵極中NMOS晶體管的PBTI效應變得較嚴重，然而，眾所周知，高k金屬柵極NMOS晶體管的PBTI有很強的自我恢復效應（Recovery?Effect），即當柵極偏壓為小于等于零時，PBTI引起的可靠性失效將很大部分自我恢復。

在可靠性測量過程中，為了最大程度的考量高k金屬柵極NMOS晶體管的PBTI可靠性能，需要避免這種自我恢復效應。然而，由于測試機臺的限制，在測試電壓變化時，中間不可避免的有很短的零伏電壓。圖1A為晶片級可靠性（WLR）測試中施加至柵極的測試信號的示意圖。如圖1A所示，在施加應力電壓（V_應力）時間段和施加測試電壓（V_測試）時間段之間不可避免地存在一段等待時間（V_柵極=GND），因此在此期間將導致恢復效應。圖1B為封裝級可靠性（PLR）測試中施加至柵極的測試信號的示意圖。如圖1B所示，由于PLR測試為并行測試系統，等待時間（V_柵極=GND）較長，因此很難避免恢復效應。

該恢復效應將導致PBTI的測試結果出現偏差，而導致測量誤差，因此目前急需一種NMOS晶體管的測試裝置和測試方法，以解決上述問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了解決現有技術中存在的問題，本發明提出了一種用于高k金屬柵極NMOS晶體管的測試裝置，包括：電阻，所述電阻連接在所述測試裝置的輸入端和輸出端之間；以及二極管，所述二極管的正極用于與偏壓源連接，所述二極管的負極連接至所述測試裝置的所述輸出端，其中，所述測試裝置的所述輸入端用于接收測試信號，且所述測試裝置的所述輸出端用于連接待測試的NMOS晶體管的柵極。

優選地，所述偏壓源的電壓低于所述測試信號的測試電壓。

優選地，所述偏壓源的電壓大于或等于0.6V。

優選地，所述電阻的阻值為10²-10⁶歐姆。

優選地，所述測試裝置用于晶片級可靠性測試或封裝級可靠性測試。

優選地，所述待測試的NMOS晶體管具有高K介電層。

優選地，所述測試裝置用于PBTI測試。

優選地，所述測試裝置可以避免恢復效應的影響。

本發明還提供一種使用如上所述的測試裝置測試高k金屬柵極NMOS晶體管的正偏壓溫度不穩定性的方法，包括：使所述測試裝置的所述輸入端接收測試信號；以及將所述測試裝置的所述輸出端連接至所述待測試的NMOS晶體管的柵極。

本發明提供的NMOS晶體管的測試裝置能夠在PBTI測試過程中連續地、自動地對待測試的NMOS晶體管施加應力，進而可以有效地解決PBTI測試中的恢復效應問題。此外，本發明提供的NMOS晶體管的測試裝置很容易被操作，并且基本不需要額外的硬件，因此成本較低。

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。在附圖中，

圖1A為晶片級可靠性測試中施加至柵極的測試信號的示意圖；

圖1B為封裝級可靠性測試中施加至柵極的測試信號的示意圖；

圖2為根據本發明一個實施方式的用于高k金屬柵極NMOS晶體管的測試裝置的示意圖；

圖3A為采用圖2所示的測試裝置進行晶片級可靠性測試過程中二極管截止的示意圖；

圖3B為采用圖2所示的測試裝置進行晶片級可靠性測試過程中二極管導通的示意圖；

圖4A為采用圖2所示的測試裝置進行封裝級可靠性測試過程中二極管截止的示意圖；

圖4B為采用圖2所示的測試裝置進行封裝級可靠性測試過程中二極管導通的示意圖。

具體實施方式