[發(fā)明專利]具有嵌鑲字線的三維非易失存儲單元陣列及其形成方法

有效

• 申請?zhí)枺?/td>: 201210242993.4
• 申請日: 2012-07-13
• 公開（公告）號: CN103545261A
• 公開（公告）日: 2014-01-29
• 發(fā)明（設計）人: 陳士弘;施彥豪;呂函庭
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247;H01L27/115
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 周國城

技術領域

本發(fā)明是關于高密度存儲裝置，特別是關于存儲裝置中具有多階層存儲單元以提供三維存儲器陣列的安排。

背景技術

在一三維存儲器陣列的范例中，每一個包括長條半導體疊層與長條氧化物交錯排列的多個山脊狀，以及這些山脊由例如是多晶硅的電荷儲存層或是類似氧化硅氮化硅氧化硅的電荷捕捉材料覆蓋。字線與山脊正交且順形地，以對此三維存儲單元陣列的存儲單元進行存取。例如是氧化硅的絕緣線與山脊正交且順形地，將相鄰的字線彼此電性隔離。

然而，形成氧化硅線將相鄰的字線彼此電性隔離并不是一件很簡單的工作。圖1及圖2顯示不同工藝中制造三維陣列的字線及氧化硅線所遭遇的問題。

圖1顯示一三維存儲陣列裝置的示意圖，其中多晶硅字線是于分隔字線的氧化硅前形成，且多晶硅殘留物會形成不預見的導橋造成相鄰字線間的電性連接。

半導體長條疊層11、13、15是由絕緣材料長條10、12、14、16分隔。交錯排列的半導體/氧化硅長條疊層是由例如是ONO或ONONO的電荷儲存層26覆蓋。多晶硅字線55通過用多晶硅覆蓋交錯排列的半導體/氧化硅長條和電荷儲存層的疊層，且將相鄰多晶硅字線間多余的多晶硅蝕刻去除以在相鄰多晶硅字線間形成溝道。于蝕刻去除多余的多晶硅后，氧化硅線形成以隔離相鄰多晶硅字線。

由于電荷儲存層覆蓋的交錯排列的半導體/氧化硅長條疊層的高度相對于介于相鄰字線間的理想距離所代表的高深寬比。其結果是，無法將多晶硅殘留物56蝕刻去除。雖然在多晶硅蝕刻之后會有氧化硅填充于溝道中，但是多晶硅殘留物56造成相鄰字線間的電性連接(圖中僅顯示字線，并未顯示相鄰字線)。

此電荷儲存層填充了此交錯排列的半導體/氧化硅長條疊層的一部分，造成區(qū)域27中的氧化硅缺陷。區(qū)域27中的氧化硅缺陷是由于在準備形成電荷儲存層時的清潔交錯排列的半導體/氧化硅長條疊層所導致。此孔洞由多晶硅殘留物56填充，其會造成相鄰字線間的電性連接(圖中僅顯示字線，并未顯示相鄰字線)。

圖2顯示一三維存儲陣列裝置的示意圖，其中氧化硅線是于多晶硅字線前形成，且一氧化硅孔洞允許多晶硅殘留物會形成不預見的導橋造成相鄰字線間的電性連接。

半導體長條疊層11、13、15是由氧化硅長條10、12、14、16分隔。交錯排列的半導體/氧化硅長條疊層是由例如是氧化硅20-氮化硅21-氧化硅22的電荷儲存層覆蓋。氧化硅線45通過用氧化硅覆蓋交錯排列的半導體/氧化硅長條和電荷儲存層的疊層，且將相鄰氧化硅線間多余的氧化硅蝕刻去除以在相鄰氧化硅線間形成溝道。于蝕刻去除多余的氧化硅后，嵌鑲多晶硅字線形成于相鄰氧化硅線間的溝道中。

氧化硅線45具有一孔洞46。在嵌鑲多晶硅字線形成于相鄰氧化硅線間的溝道中的步驟，氧化硅孔洞46會填入多晶硅，造成氧化硅線45兩側的相鄰多晶硅線間產(chǎn)生電性連接。

一個額外的問題是覆蓋交錯排列的半導體/氧化硅長條疊層的電荷儲存層質(zhì)量。然而，于蝕刻多余的氧化硅之后，氧化硅蝕刻工藝會傷害多余氧化硅下方的電荷儲存層。如此對于電荷儲存層傷害會影響存儲裝置的表現(xiàn)。對具有外側氧化硅的電荷儲存層例如是ONO，非常難以進行僅除去多余氧化硅而不會去除電荷儲存層外側氧化硅的選擇性蝕刻。

圖3顯示一三維存儲陣列裝置的上視圖，其中ONO電荷儲存層于氧化硅線之后但是于多晶硅字線之前形成，導致此陣列的一個較大尺寸。此工藝流程顯示(i)形成交錯的氧化硅/半導體長條疊層18，(ii)形成氧化硅線42與氧化硅/半導體長條疊層正交且順形，(iii)形成例如是ONO或多晶硅的電荷儲存層28。此電荷儲存層可以覆蓋交錯的氧化硅/半導體長條疊層18。此圖式并未顯示電荷儲存層可以覆蓋交錯的氧化硅/半導體長條疊層18，所以可以看見電荷儲存層的側向尺寸。此工藝流程是不良的，因為單位存儲單元尺寸在側向放大為電荷儲存層厚度的兩倍。

于2012年1月10日所申請的美國專利申請?zhí)?2/347331描述了一種嵌鑲字線。本發(fā)明則是描述了額外的嵌鑲字線技術。在美國專利申請?zhí)?2/347331的許多實施例中具有較短的工藝流程，而本發(fā)明的許多實施例中可以將字線間距進一步微縮，或是在相鄰字線間距有更小的距離。

因此需要提供一種低制造成本的三維集成電路存儲器結構，其包括可靠、非常小存儲元件，以及改良具有柵極結構的相鄰存儲單元串行疊層相關的工藝區(qū)間。

發(fā)明內(nèi)容

此處所描述的技術包括一種形成一三維非易失存儲單元陣列的方法，此方法包含：