[發明專利]一種低功函數金屬柵形成方法

有效

• 申請號: 201210241699.1
• 申請日: 2012-07-12
• 公開（公告）號: CN103545182A
• 公開（公告）日: 2014-01-29
• 發明（設計）人: 韓鍇;王曉磊;王文武;楊紅;馬雪麗
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/28
• 分類號: H01L21/28
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 李可;姜義民

技術領域

本發明涉及半導體領域，更具體地說，涉及一種低功函數金屬柵形成方法。

背景技術

隨著半導體技術的不斷發展，集成電路集成化程度越來越高，器件的尺寸也不斷減小。然而器件尺寸的不斷減小導致器件的性能也收到很大的影響。

例如，隨著CMOS器件特征尺寸越來越小，為了實現大的飽和電流，必須降低閾值電壓。目前，減低閾值電壓的一個方法是利用帶邊函數金屬柵來降低閾值電壓。針對CMOS電路中的NMOS管，需要低功函數的金屬柵來降低閾值電壓，為實現該目的，一般利用在帶中或高功函數的金屬柵中摻入低功函數金屬來實現，例如可以摻入TiAl或Al等金屬，但此種調節是有上限的，因為如果低功函數金屬摻入太多的話，會導致漏電流急劇增大。而漏電流過大，容易增大電子器件的功耗，導致電子器件溫度升高，從而影響電子器件的壽命。

因此，為解決上述問題，需要一種新的低功函數金屬柵形成方法。

發明內容

本發明實施例是這樣實現的：

本發明實施例提供了一種低功函數金屬柵形成方法，包括：

提供襯底；

在襯底上生長界面層薄膜；

在界面層上生長高K柵介質層；

熱退火處理；

在高K柵介質層上沉積金屬柵功函數層；

在金屬柵功函數層上沉積功函數調節層；

在功函數調節層上沉積填充金屬，并進行熱處理；

進行一次熱退火處理和/或二次熱退火處理，其中，所述一次熱退火處理在生長高K柵介質層完成后進行，所述二次熱退火處理在沉積金屬柵功函數層完成后進行。

與現有技術相比，本發明實施例提供的技術方案具有以下優點：通過在金屬柵的形成過程中適當引入熱退火處理，有效增強低功函數金屬對于功函數的調節能力，從而實現CMOS器件在低漏電流情況下的低閾值電壓。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其他的附圖。

圖1為本發明實施例所涉及的一種低功函數金屬柵結構示意圖；

圖2為本發明實施例所提供的一種低功函數金屬柵形成方法流程圖；

圖3為本發明實施例所提供的另一種低功函數金屬柵形成方法流程圖；

圖4為本發明實施例所提供的第三種低功函數金屬柵形成方法流程圖。

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。

本公開通過在金屬柵形成過程中適當引入退火工藝，從而有效提高低功函數金屬在帶中或高功函數的金屬柵中的調節能力，這樣，無需在帶中或高功函數金屬柵中摻入太多的低功金屬，就可實現CMOS器件閾值電壓的降低，且不會導致漏電流過大。

如圖1所示，為本公開所涉及的低功金屬柵結構示意圖。該結構從下至上依次包括：半導體襯底101；界面層薄膜102；高K柵介質層103；金屬柵功函數層104；功函數調節層105和填充金屬層106。

實施例一

為此，本實施例提供了一種低功函數金屬柵的形成方法，具體步驟可參考圖2所示，包括：

步驟S201：提供半導體襯底101；

在本步驟中，襯底101以Si為例，但在實際應用中，襯底可以包括任何適合的半導體襯底材料，具體可以是但不限于Si、Ge、GeSi、GaAs、InP、GaInAs、SiC、SOI（絕緣體上硅）或者任何Ⅲ/V族化合物半導體等。根據現有技術公知的設計要求（例如p型襯底或者n型襯底），襯底101可以包括各種摻雜配置。此外，襯底101可以可選地包括外延層，可以被應力改變以增強性能。

步驟S202：在襯底101上生長界面層薄膜102；

在本實施例中，界面層薄膜102可以為SiO₂薄膜。

步驟S203：在界面層薄膜102上生長高K柵介質層103；