[發明專利]半導體裝置以及測量設備

在審

• 申請號: 201210233156.5
• 申請日: 2012-07-06
• 公開（公告）號: CN103378802A
• 公開（公告）日: 2013-10-30
• 發明（設計）人: 武政憲吾;吉田裕一;曾根紀久;山田和也;竹井彰啟
• 申請（專利權）人: 拉碧斯半導體株式會社
• 主分類號: H03B5/04
• 分類號: H03B5/04;H03B5/32;G01R11/02
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 毛立群;李家麟

技術領域

本發明涉及半導體裝置以及測量設備。

背景技術

近年來，在對累計電量進行測量的電度表等的測量設備中，按時間段來測量累計電量的需要增長。伴隨于此，有以在測量設備的內部組裝具備振蕩器和集成電路的半導體裝置并能夠測量功率和時間的方式設計的測量設備。此外，有在引線框的表面搭載有集成電路并在引線框的背面搭載有壓電振子（振蕩器）的壓電振蕩器（例如，專利文獻1）。

專利文獻1的發明與在引線框的單面并排搭載集成電路和振蕩器的情況相比，能夠使半導體裝置小型化，但是，為了將集成電路和振蕩器電連接，需要將布線繞到引線框的背側，有可能使布線電阻變高。

專利文獻

專利文獻1：日本特開2007-234994號公報。

發明內容

本發明考慮上述事實，其目的在于，提供一種實現小型化并且降低了布線電阻的半導體裝置以及測量設備。

方案1所述的半導體裝置，其特征在于，具有：引線框；振蕩器，隔開規定距離地具備多個端子，并且，搭載于在所述引線框的第一面形成的寬度比所述端子間的距離窄的振蕩器搭載區域；集成電路，搭載于所述引線框的與第一面相反側的第二面；以及接合線（bonding?wire），連接所述振蕩器的端子和所述集成電路的端子。

本發明由于采用上述的結構，所以能夠提供一種實現小型化并且降低了布線電阻的半導體裝置以及測量設備。

附圖說明

圖1是具備第一實施方式的半導體裝置的電度表的立體圖。

圖2是從背面觀察第一實施方式的半導體裝置的部分斷裂圖。

圖3是圖2的3-3線剖視圖。

圖4是表示第一實施方式的振蕩器的分解立體圖。

圖5是用于說明第一實施方式的半導體裝置的LSI的框圖。

圖6（a）～（e）是表示在制造第一實施方式的半導體裝置的制造方法中將振蕩器和LSI配置在引線框上并進行引線接合的順序的說明圖。

圖7（a）～（d）是表示在制造第一實施方式的半導體裝置的制造方法中用樹脂對引線框、振蕩器和LSI進行密封的順序的說明圖。

圖8是表示第一實施方式的半導體裝置的變形例的部分斷裂圖。

圖9是表示第一實施方式的第一頻率校正處理的流程的流程圖。

圖10是表示第一實施方式的第二頻率校正處理的流程的流程圖。

圖11是表示第一實施方式的半導體裝置中的溫度和頻率偏差的關系的圖。

圖12是用于說明第二實施方式的半導體裝置的LSI的框圖。

圖13：（a）是表示第二實施方式的半導體裝置的振蕩器的時鐘值的一個例子的圖，（b）是表示第二實施方式的半導體裝置的基準信號振蕩器的時鐘值的一個例子的圖。

圖14是表示第二實施方式的第一頻率校正處理的流程的流程圖。

圖15是表示第二實施方式的頻率誤差導出處理的流程的流程圖。

圖16是第二實施方式的頻率誤差導出處理中的時間圖，（a）是表示計數開始時的圖，（b）是表示計數停止時的圖。

圖17是表示第二實施方式的第二頻率校正處理的流程的流程圖。

圖18是用于說明第二實施方式的半導體裝置的LSI的另一例的框圖。

圖19是用于說明第二實施方式的半導體裝置的LSI的另一例的框圖。

圖20是從背面觀察第三實施方式的半導體裝置的部分斷裂圖。

圖21是圖20的21-21線剖視圖。

圖22是從背面觀察第四實施方式的半導體裝置的部分斷裂圖。

圖23是用于說明第四實施方式的半導體裝置的引線框的說明圖。

圖24是從背面觀察第五實施方式的半導體裝置的部分斷裂圖。

圖25是圖24的14-14線剖視圖。

圖26（a）～（e）是表示在制造第五實施方式的半導體裝置的制造方法中將振蕩器和LSI配置在引線框上并進行引線接合的順序的說明圖。

圖27（a）～（d）是表示在制造第五實施方式的半導體裝置的制造方法中用樹脂對引線框、振蕩器和LSI進行密封的順序的說明圖。

圖28是從背面觀察第六實施方式的半導體裝置的部分斷裂圖。

圖29是圖28的18-18線剖視圖。

圖30是表示在將以往的內置有計時功能的半導體裝置和振蕩器進行連接后的狀態下的一個例子的框圖。

圖31是表示在將以往的內置有計時功能的半導體裝置和振蕩器進行連接后的狀態下的一個例子的框圖。