[發(fā)明專利]半導(dǎo)體器件制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210229040.4
• 申請(qǐng)日: 2012-07-02
• 公開（公告）號(hào): CN103531474A
• 公開（公告）日: 2014-01-22
• 發(fā)明（設(shè)計(jì)）人: 鐘匯才;梁擎擎;趙超
• 申請(qǐng)（專利權(quán)）人: 中國(guó)科學(xué)院微電子研究所
• 主分類號(hào): H01L21/336
• 分類號(hào): H01L21/336;H01L21/762
• 代理公司: 北京藍(lán)智輝煌知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11345
• 代理人: 陳紅

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體器件制造方法領(lǐng)域，特別地，涉及一種FinFET(鰭狀場(chǎng)效應(yīng)晶體管)的制造方法。

背景技術(shù)

近30年來，半導(dǎo)體器件一直按照摩爾定律等比例縮小，半導(dǎo)體集成電路的特征尺寸不斷縮小，集成度不斷提高。隨著技術(shù)節(jié)點(diǎn)進(jìn)入深亞微米領(lǐng)域，例如100nm以內(nèi)，甚至45nm以內(nèi)，傳統(tǒng)場(chǎng)效應(yīng)晶體管(FET)，也即平面FET，開始遭遇各種基本物理定律的限制，使其等比例縮小的前景受到挑戰(zhàn)。眾多新型結(jié)構(gòu)的FET被開發(fā)出來，以應(yīng)對(duì)現(xiàn)實(shí)的需求，其中，F(xiàn)inFET就是一種很具等比例縮小潛力的新結(jié)構(gòu)器件。

FinFET，鰭狀場(chǎng)效應(yīng)晶體管，是一種多柵半導(dǎo)體器件。由于結(jié)構(gòu)上的獨(dú)有特點(diǎn)，F(xiàn)inFET成為22nm技術(shù)節(jié)點(diǎn)以后很具發(fā)展前景的器件。參見附圖1，F(xiàn)inFET包括一個(gè)垂直于襯底1的Fin2，F(xiàn)in被稱為鰭狀半導(dǎo)體柱，不同于常規(guī)的平面FET，F(xiàn)inFET的溝道區(qū)位于Fin內(nèi)。柵極絕緣層3和柵極4在側(cè)面和頂面包圍Fin，形成至少兩面的柵極，即位于Fin的兩個(gè)側(cè)面以及頂面的柵極，從而獲得了對(duì)溝道區(qū)更好的控制，能夠提供“全耗盡”型的操作；Fin2未被柵極4包圍的兩端為源漏區(qū)域5。通過控制Fin2的厚度，使得FinFET具有極佳的特性：更好的短溝道效應(yīng)抑制能力，更好的亞閾值斜率，較低的關(guān)態(tài)電流，消除了浮體效應(yīng)，更低的工作電壓，更有利于按比例縮小。而為了獲得更大的驅(qū)動(dòng)力，多個(gè)并列的鰭狀半導(dǎo)體柱可以通過一個(gè)柵極控制。參見附圖2，多個(gè)并列的Fin2由同一個(gè)柵極4進(jìn)行控制，獲得的FinFET具有更大驅(qū)動(dòng)能力以使電路具有更佳性能。圖3為多個(gè)并列鰭狀半導(dǎo)體柱的FinFET的顯微照片。

由于鰭狀半導(dǎo)體柱的形狀，F(xiàn)in的頂部表面積非常小，這樣一來，F(xiàn)inFET源漏區(qū)域用于形成接觸插塞的接觸面積非常小。同時(shí)，由于接觸面積小，使得對(duì)通過自對(duì)準(zhǔn)工藝而形成源漏區(qū)域接觸的難度也增加了。由于接觸面積較小以及工藝偏差，自對(duì)準(zhǔn)金屬材料形成的FinFET源漏區(qū)域接觸插塞具有較大的接觸電阻，并會(huì)導(dǎo)致較大的寄生電容，這會(huì)顯著降低整個(gè)電路的速度。因此，需要提供一種FinFET的制造方法，在保證FinFET本身所具有的優(yōu)點(diǎn)的前提下，解決上述問題。

發(fā)明內(nèi)容

本發(fā)明針對(duì)FinFET器件源漏區(qū)域接觸情況不良的問題，提出了抬升源漏區(qū)域以便于形成接觸的工藝方案。本發(fā)明提供一種FinFET制造方法，用于制造FinFET器件，其中，包括如下步驟：

提供半導(dǎo)體襯底，在該半導(dǎo)體襯底上形成多條平行排列的鰭狀半導(dǎo)體柱；

沉積柵極絕緣層和柵極材料，定義柵極圖形，形成多條平行排列的柵極，所述柵極與所述鰭狀半導(dǎo)體柱相交，定義FinFET的溝道區(qū)域；

形成間隙壁，其位于所述柵極和所述鰭狀半導(dǎo)體柱的側(cè)面上；

全面性沉積多晶硅層，然后對(duì)該多晶硅層進(jìn)行平坦化處理，暴露出所述柵極的頂面；

將所述多晶硅層單晶化，形成單晶硅層；

形成隔離結(jié)構(gòu)，其切斷所述鰭狀半導(dǎo)體柱；

使位于所述鰭狀半導(dǎo)體柱頂面以上的所述單晶硅層與金屬反應(yīng)形成金屬硅化物，所形成的金屬硅化物為源漏區(qū)域接觸；

多條平行排列的所述柵極被按照預(yù)定區(qū)域進(jìn)行切割，形成柵極隔離溝槽，從而獲得所需要的FinFET。

在本發(fā)明的方法中，所述半導(dǎo)體襯底為SOI襯底，或者所述半導(dǎo)體襯底為單晶的Si、SiGe、SiC、InAs、GaN、AlGaN、InP或它們的組合的襯底，所述鰭狀半導(dǎo)體柱為單晶的Si、SiGe、SiC、InAs、GaN、AlGaN、InP材料。在所述半導(dǎo)體襯底上形成多條平行排列的鰭狀半導(dǎo)體柱具體包括：光刻出所述鰭狀半導(dǎo)體柱的圖形，對(duì)所述半導(dǎo)體襯底進(jìn)行各向異性刻蝕，從而形成所述鰭狀半導(dǎo)體柱。

在本發(fā)明的方法中，采用先柵工藝，所述柵極為非犧牲性的，其材料為金屬或金屬硅化物。

在本發(fā)明的方法中，采用后柵工藝，所述柵極為犧牲性的，其材料為多晶硅；其中，在形成所述源漏區(qū)域接觸之后，進(jìn)行后柵工藝，包括：

移除所述柵極和所述柵極絕緣層；

接著，形成后柵工藝中的柵極絕緣層和柵極。

在本發(fā)明的方法中，所述后柵工藝中的柵極絕緣層為高K柵極絕緣材料，所述后柵工藝中的柵極為金屬或金屬硅化物；所述后柵工藝中的柵極絕緣層的材料選自HfO₂、ZrO₂、LaAlO₃，所述后柵工藝中的柵極的材料選自Al、W、Ti、Ta或它們的硅化物。