[發明專利]半導體結構及其制作工藝

有效

• 申請號: 201210223143.X
• 申請日: 2012-06-28
• 公開（公告）號: CN103515285B
• 公開（公告）日: 2018-03-27
• 發明（設計）人: 劉志建;張家隆;陳哲明;李瑞珉;林育民
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京市柳沈律師事務所11105
• 代理人: 陳小雯

技術領域

本發明涉及一種半導體結構及其制作工藝，且特別是涉及一種形成一富硅層于凹槽表面的半導體結構及其制作工藝。

背景技術

在目前半導體制作工藝中，一般采用區域氧化法(localized oxidation isolation,LOCOS)或是淺溝隔離(shallow trench isolation,STI)方法來進行元件之間的隔離，以避免元件間相互干擾而產生短路現象。然而隨著半導體芯片的設計與制造線寬變得越來越細時，LOCOS制作工藝中所產生的凹坑(pits)、晶體缺陷(crystal defect)以及鳥喙(bird’s beak)長度過長等缺點，便將大幅地影響半導體芯片的特性，且LOCOS方法所產生的場氧化層占據較大的體積而會影響整個半導體芯片的集成度(integration)。因此在次微米(submicron)的半導體制作工藝中，尺寸較小、可提高半導體芯片的積成度淺溝隔離(shallow trench isolation，簡稱STI)制作工藝遂成為近來被廣泛使用的隔離技術。

典型的STI的制作方法是在芯片表面的各MOS元件間制作一凹槽，并填入介電物質以產生電性隔離的效果。介電物質一般為氧化硅。在形成氧化硅時，用以形成氧化硅的步驟或后續制作工藝的高溫會使氧擴散至凹槽旁欲形成晶體管的主動區的硅基底中，而將部分的硅基底氧化形成氧化硅。如此，不但無法精確控制每個淺溝隔離結構的大小，而且相當于所形成的淺溝隔離結構的體積增加，而減少主動區的硅基底。然而，隨著半導體元件的尺寸日益微縮至接近物理極限，不同大小的淺溝隔離結構與主動區已嚴重影響其上元件的電性表現與制作工藝品質。

發明內容

本發明的目的在于提供一種半導體結構及其制作工藝，其形成一富硅層于凹槽表面，特別是用以形成淺溝隔離結構的凹槽表面，以解決上述問題。

為達上述目的，本發明提供一種半導體結構位于一基底的一凹槽中。半導體結構包含有一襯墊層、一富硅層以及一填充材料。襯墊層位于凹槽的表面。富硅層位于襯墊層上。填充材料位于富硅層上并填滿凹槽。

本發明還提供一種半導體制作工藝，包含有下述步驟。首先，形成一凹槽于一基底中。接著，形成一襯墊層覆蓋凹槽的表面。接續，形成一富硅層于襯墊層上。繼之，填入一硅氮化物于凹槽中。然后，進行一轉化制作工藝，將硅氮化物轉化成一氧化硅，并至少氧化部分富硅層。

基于上述，本發明提出一種半導體結構及其制作工藝，其形成一富硅層于凹槽表面，特別是用以形成淺溝隔離結構的凹槽表面，然后填入硅氮化物于凹槽中，再將此硅氮化物轉化為填充材料以作為主動區之間的絕緣用。如此，由于本發明在填入硅氮化物之前已先形成富硅層于凹槽表面，是以可防止轉化過程中所通入的成分例如氧原子擴散至凹槽旁的基底中，其占據部分主動區的基底并擴充所形成的淺溝隔離結構的體積。

附圖說明

圖1-圖10為本發明一實施例的半導體制作工藝的剖面示意圖。

主要元件符號說明

110：基底

120：硬掩模層

122：墊氧化層

124：墊氮化層

120’：圖案化的硬掩模層

122’：圖案化的墊氧化層

124’：圖案化的墊氮化層

130：襯墊層

130a：平坦化的襯墊層

140、140a：富硅層

140b：平坦化的富硅層

150：硅氮化物

160：填充材料

160a：平坦化的填充材料

A、B：主動區

G：淺溝隔離結構

P1：轉化制作工藝

P2：致密化制作工藝

R：凹槽

S：表面

S1、S2：接觸面

具體實施方式