[發明專利]一種低引腳數的晶體管測試電路

無效

• 申請號: 201210217438.6
• 申請日: 2012-06-28
• 公開（公告）號: CN103513172A
• 公開（公告）日: 2014-01-15
• 發明（設計）人: 李煜文;陳效軍
• 申請（專利權）人: 上海摩晶電子科技有限公司
• 主分類號: G01R31/26
• 分類號: G01R31/26;H01L23/544
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明用于集成電路的生產和測試，提出了一種低引腳數的晶體管測試電路的設計,可以降低成本。

背景技術

在集成電路產品的生產和開發過程中，需要對基本的單個晶體管進行測試，以進行工藝控制，器材優化和建模等工作。為此，往往需要測量大量的晶體管，造成測試結構的引腳數大幅增長，所占面積遠遠超過這些被測晶體管所占面積。

發明內容

本發明將大批待測除柵(G)晶體管并聯起來，采用對柵極采取反向偏置的辦法關閉不想測試的晶體管，而這個開關由脈沖計數器控制，用一個輸入引腳即可完成。

附圖說明

圖1以NMOS為例，給出了本發明的實用方案，其中：M₁,?M₂,…M_n是被測晶體管；D,?S,?B?是各種被測管并聯的電極；G₁,?G₂,…G_n?是各管的柵極；X?是PASSPAGE陣列；VG?是意圖加在被測管上的偏置電壓；VG_O?是足夠以關閉所有其他被測管的偏置電壓；V_IN?是計數輸入信號；Y?是計數電路。

具體實施方式

本發明之具體設計主要包括計數器和PASSPAGE陣列兩部分。計數器將輸入后的串行計數信號（可以也不一定是脈沖數）轉換成對應一個晶體管的柵極的并行高低（0或1）信號。此計數器通常應能識別串行輸入內嵌入的復位信號，除非允許另設一個復位引腳。