[發(fā)明專利]SRAM存儲(chǔ)單元、形成存儲(chǔ)單元的電路及形成方法

有效

• 申請?zhí)枺?/td>: 201210214726.6
• 申請日: 2012-06-26
• 公開（公告）號(hào): CN103514943B
• 公開（公告）日: 2017-02-22
• 發(fā)明（設(shè)計(jì)）人: 甘正浩;馮軍宏
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號(hào): G11C11/413
• 分類號(hào): G11C11/413;H01L27/11
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司11227
• 代理人: 駱蘇華

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制作領(lǐng)域，尤其涉及一種SRAM存儲(chǔ)單元、形成SRAM存儲(chǔ)單元的電路及形成方法。

背景技術(shù)

靜態(tài)隨機(jī)存儲(chǔ)器（Static?Random?Access?Memory，SRAM）作為存儲(chǔ)器中的一員，具有高速度、低功耗與標(biāo)準(zhǔn)工藝相兼容等優(yōu)點(diǎn)，廣泛應(yīng)用于PC、個(gè)人通信、消費(fèi)電子產(chǎn)品（智能卡、數(shù)碼相機(jī)、多媒體播放器）等領(lǐng)域。

圖1為現(xiàn)有6T結(jié)構(gòu)的SRAM存儲(chǔ)器的存儲(chǔ)單元的電路結(jié)構(gòu)示意圖，所述存儲(chǔ)單元包括：第一PMOS晶體管P1、第二PMOS晶體管P2、第一NMOS晶體管N1、第二NMOS晶體管N2、第三NMOS晶體管N3以及第四NMOS晶體管N4。

所述第一PMOS晶體管P1、第二PMOS晶體管P2、第一NMOS晶體管N1、第二NMOS晶體管N2形成雙穩(wěn)態(tài)電路，所述雙穩(wěn)態(tài)電路形成一個(gè)鎖存器用于鎖存數(shù)據(jù)信息。所述第一PMOS晶體管P1和第二PMOS晶體管P2為上拉晶體管；所述第一NMOS晶體管N1和第二NMOS晶體管N2為下拉晶體管。第三NMOS晶體管N3和第四NMOS晶體管N4為傳輸晶體管。

第一PMOS晶體管P1的柵極、第一NMOS晶體管N1的柵極、第二PMOS晶體管P2的漏極、第二NMOS晶體管N2的漏極、第四NMOS晶體管N4的源極電連接，形成第一存儲(chǔ)節(jié)點(diǎn)11；第二PMOS晶體管P2的柵極、第二NMOS晶體管N2的柵極、第一PMOS晶體管P1的漏極、第一NMOS晶體管N1的漏極、第三NMOS晶體管N3的源極電連接，形成第二存儲(chǔ)節(jié)點(diǎn)12。

第三NMOS晶體管N3和第四NMOS晶體管N4的柵極與字線WL電連接；第三NMOS晶體管N3的漏極與第一位線BL電連接，第四NMOS晶體管N4的漏極與第二位線（互補(bǔ)位線）BLB電連接；第一PMOS晶體管P1的源極和第二PMOS晶體管P2的源極與電源線Vdd電連接；第一NMOS晶體管N1的源極和第二NMOS晶體管N2的源極與地線Vss電連接。

所述6T結(jié)構(gòu)的SRAM存儲(chǔ)器的存儲(chǔ)單元的工作原理是：

讀操作時(shí)，字線WL施加高電平，第三NMOS晶體管N3和第四NMOS晶體管N4導(dǎo)通，第一位線BL和第二位線BLB施加高電平，由于第一存儲(chǔ)節(jié)點(diǎn)11和第二存儲(chǔ)節(jié)點(diǎn)12其中一個(gè)為低電平，電流從第一位線BL、第二位線BLB流向低電平的第一存儲(chǔ)節(jié)點(diǎn)11或第二存儲(chǔ)節(jié)點(diǎn)12，所述第一位線BL或第二位線BLB的電位降低，第一位線BL和第二位線BLB間電位產(chǎn)生電壓差，當(dāng)電壓差達(dá)到一定值后打開靈敏度放大器（未圖示），對電壓進(jìn)行放大，再送到輸出電路（未圖示），讀出數(shù)據(jù)；

寫操作時(shí)，字線WL施加高電平，第三NMOS晶體管N3和第四NMOS晶體管N4導(dǎo)通，第一位線BL和第二位線BLB對應(yīng)的一個(gè)施加高電平，一個(gè)施加低電平，由于第一存儲(chǔ)節(jié)點(diǎn)11和第二存儲(chǔ)節(jié)點(diǎn)12其中一個(gè)為高電平，另一個(gè)為低電平，當(dāng)寫操作的數(shù)據(jù)信息與原來存儲(chǔ)的數(shù)據(jù)信息不同時(shí)，電流從高電平的第一存儲(chǔ)節(jié)點(diǎn)11或第二存儲(chǔ)節(jié)點(diǎn)12流向低電平的第一位線BL或第二位線BLB，使得高電平的第一存儲(chǔ)節(jié)點(diǎn)11或第二存儲(chǔ)節(jié)點(diǎn)12的電位降低，另一個(gè)低電平的第二存儲(chǔ)節(jié)點(diǎn)12或第一存儲(chǔ)節(jié)點(diǎn)11的電位提高，SRAM存儲(chǔ)器單元存儲(chǔ)新的數(shù)據(jù)。

但隨著CMOS工藝的工藝節(jié)點(diǎn)減小，工作電壓降低，隨機(jī)摻雜導(dǎo)致閾值電壓變化增大，給SRAM的讀取穩(wěn)定性帶來挑戰(zhàn)。為了能使SRAM存儲(chǔ)器能穩(wěn)定地工作，需要提高SRAM存儲(chǔ)器的讀取裕度和寫入裕度，因此如何提高SRAM存儲(chǔ)器的讀取裕度和寫入裕度就成為本領(lǐng)域技術(shù)人員亟待解決的問題之一。

更多關(guān)于SRAM存儲(chǔ)器的介紹請參考公開號(hào)為US2007/0241411A1的美國專利。

發(fā)明內(nèi)容

本發(fā)明解決的問題是提供一種高讀取裕度的SRAM存儲(chǔ)單元、形成SRAM存儲(chǔ)單元的電路及形成方法。

為解決上述問題，本發(fā)明技術(shù)方案提供了一種SRAM存儲(chǔ)單元，包括：

第一PMOS晶體管、第二PMOS晶體管、第一NMOS晶體管、第二NMOS晶體管、第一傳輸晶體管以及第二傳輸晶體管；

第一PMOS晶體管的柵極、第一NMOS晶體管的柵極、第二PMOS晶體管的漏極、第二NMOS晶體管的漏極、第二傳輸晶體管的源極電連接，形成第二存儲(chǔ)節(jié)點(diǎn)；第二PMOS晶體管的柵極、第二NMOS晶體管的柵極、第一PMOS晶體管的漏極、第一NMOS晶體管的漏極、第一傳輸晶體管的源極電連接，形成第一存儲(chǔ)節(jié)點(diǎn)；