[發(fā)明專(zhuān)利]基于FPGA的激光多普勒雷達(dá)信號(hào)處理器及處理方法

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201210211503.4
• 申請(qǐng)日: 2012-06-25
• 公開(kāi)（公告）號(hào): CN102736074A
• 公開(kāi)（公告）日: 2012-10-17
• 發(fā)明（設(shè)計(jì)）人: 崔桂華;舒嶸;吳軍;凌元;洪光烈;程高超;湯振華
• 申請(qǐng)（專(zhuān)利權(quán)）人: 中國(guó)科學(xué)院上海技術(shù)物理研究所
• 主分類(lèi)號(hào): G01S7/48
• 分類(lèi)號(hào): G01S7/48;G01S17/58
• 代理公司: 上海新天專(zhuān)利代理有限公司 31213
• 代理人: 郭英

1.一種基于FPGA的激光多普勒雷達(dá)信號(hào)處理器，包括ADC采樣單元、存儲(chǔ)單元和FPGA處理單元；其特征在于：

所述的ADC采樣單元由一片模數(shù)轉(zhuǎn)換器ADC構(gòu)成，型號(hào)為國(guó)家半導(dǎo)體公司的ADC12D1000，對(duì)輸入的模擬信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，輸出數(shù)字信號(hào)到FPGA處理單元；該型號(hào)ADC具有十個(gè)配置引腳：PDI、PDQ、ECE、DES、TPM、NDM、FSR、CALDLY、CAL、DDRPHASE，這十個(gè)引腳都連接到FPGA，由其通過(guò)配置總線配置，將ADC配置為兩通道分別采樣、輸出分路模式、滿量程輸入、上電延遲17ms校準(zhǔn)、時(shí)鐘比數(shù)據(jù)延遲半周期；

所述的存儲(chǔ)單元由兩片并行的靜態(tài)存儲(chǔ)器SRAM構(gòu)成，SRAM型號(hào)為Cypress公司的CY7C1034DV33；該型號(hào)SRAM具有三個(gè)控制引腳：CE、WE、OE，這三個(gè)引腳連接到FPGA由其通過(guò)SRAM控制信號(hào)進(jìn)行控制；

所述的FPGA處理單元由一片現(xiàn)場(chǎng)可編程門(mén)陣列FPGA構(gòu)成，采用Xilinx公司的Virtex-II系列，具體型號(hào)為XC2V3000；FPGA處理單元包括以下十個(gè)模塊：

ADC配置模塊，輸出配置結(jié)束信號(hào)到控制模塊，輸出配置總線連接到ADC采樣單元；

存儲(chǔ)接口模塊，輸入為采樣數(shù)據(jù)接收模塊和數(shù)據(jù)輸入模塊的數(shù)據(jù)、地址、SRAM控制信號(hào)，輸出數(shù)據(jù)、地址、SRAM控制信號(hào)到存儲(chǔ)單元；

采樣數(shù)據(jù)接收模塊，輸入為外部采樣觸發(fā)信號(hào)、ADC采樣后的信號(hào)和控制模塊的復(fù)位信號(hào)，輸出為緩存寫(xiě)入數(shù)據(jù)、地址、SRAM控制信號(hào)和采樣結(jié)束信號(hào)；

數(shù)據(jù)輸入模塊，輸入為控制模塊的使能和復(fù)位信號(hào)、存儲(chǔ)接口模塊的緩存讀出數(shù)據(jù)，輸出為地址、SRAM控制信號(hào)、數(shù)據(jù)有效信號(hào)和串行數(shù)據(jù)；

中頻陷波模塊，輸入為控制模塊的復(fù)位信號(hào)、數(shù)據(jù)輸入模塊的數(shù)據(jù)有效信號(hào)和串行數(shù)據(jù)，輸出為數(shù)據(jù)有效信號(hào)和陷波后數(shù)據(jù)；

2倍降采樣模塊，輸入為控制模塊的復(fù)位信號(hào)、中頻陷波模塊的數(shù)據(jù)有效信號(hào)和陷波后數(shù)據(jù)，輸出為數(shù)據(jù)有效信號(hào)和降采樣后數(shù)據(jù)；

FFT模塊，輸入為控制模塊的復(fù)位信號(hào)、2倍降采樣模塊的數(shù)據(jù)有效信號(hào)和降采樣后數(shù)據(jù)，輸出為數(shù)據(jù)有效信號(hào)和頻譜數(shù)據(jù)；

脈沖累積模塊，輸入為控制模塊的復(fù)位信號(hào)和累積次數(shù)控制信號(hào)、FFT模塊的數(shù)據(jù)有效信號(hào)和頻譜數(shù)據(jù)，輸出為頻譜數(shù)據(jù)；

峰值提取和多普勒頻率計(jì)算模塊，輸入為控制模塊的使能和復(fù)位信號(hào)；

控制模塊，輸入為ADC配置模塊的配置結(jié)束信號(hào)和采樣數(shù)據(jù)接收模塊的采樣結(jié)束信號(hào)，輸出為復(fù)位信號(hào)、使能信號(hào)和累積次數(shù)控制信號(hào)；

FPGA內(nèi)部各模塊的連接關(guān)系為：ADC配置模塊通過(guò)其輸出的配置結(jié)束信號(hào)連接到控制模塊；采樣數(shù)據(jù)接收模塊通過(guò)采樣結(jié)束信號(hào)和復(fù)位信號(hào)與控制模塊連接，通過(guò)緩存寫(xiě)入數(shù)據(jù)、地址和SRAM控制信號(hào)與存儲(chǔ)接口模塊連接；存儲(chǔ)接口模塊通過(guò)緩存讀出數(shù)據(jù)、地址和SRAM控制信號(hào)與數(shù)據(jù)輸入模塊連接；數(shù)據(jù)輸入模塊通過(guò)使能和復(fù)位信號(hào)與控制模塊連接，通過(guò)數(shù)據(jù)有效信號(hào)和串行數(shù)據(jù)與中頻陷波模塊連接；中頻陷波模塊通過(guò)復(fù)位信號(hào)與控制模塊連接，通過(guò)數(shù)據(jù)有效信號(hào)和陷波后數(shù)據(jù)與2倍降采樣模塊連接；2倍降采樣模塊通過(guò)復(fù)位信號(hào)與控制模塊連接，通過(guò)數(shù)據(jù)有效信號(hào)和降采樣后數(shù)據(jù)與FFT模塊連接；FFT模塊通過(guò)復(fù)位信號(hào)與控制模塊連接，通過(guò)數(shù)據(jù)有效信號(hào)和頻譜數(shù)據(jù)與脈沖累積模塊連接；脈沖累積模塊通過(guò)復(fù)位信號(hào)和累積次數(shù)控制信號(hào)與控制模塊連接，通過(guò)頻譜數(shù)據(jù)與峰值提取和多普勒頻率計(jì)算模塊連接；峰值提取和多普勒頻率計(jì)算模塊通過(guò)復(fù)位和使能信號(hào)與控制模塊連接；

外部模擬信號(hào)連接到ADC采樣單元所含的ADC的模擬輸入引腳，F(xiàn)PGA的I/O引腳輸出的配置總線連接到ADC的各配置引腳，ADC的數(shù)字輸出引腳連接到FPGA的I/O引腳，外部采樣觸發(fā)信號(hào)連接到FPGA的I/O引腳，F(xiàn)PGA的I/O引腳輸出的地址和SRAM控制信號(hào)分別連接到存儲(chǔ)單元所含的SRAM的地址引腳和各控制引腳，F(xiàn)PGA的I/O引腳輸入和輸出的數(shù)據(jù)連接到SRAM的數(shù)據(jù)引腳。

2.一種基于如權(quán)利要求1所述的雷達(dá)信號(hào)處理器的信號(hào)處理方法，其特征在于，包括以下步驟：

a.ADC配置模塊對(duì)ADC進(jìn)行配置，該步驟結(jié)束后轉(zhuǎn)到步驟b；

b.外部觸發(fā)信號(hào)啟動(dòng)采樣數(shù)據(jù)接收模塊，緩存ADC采樣單元的采樣后信號(hào)，并將其寫(xiě)入存儲(chǔ)單元中的SRAM，存儲(chǔ)完畢后，發(fā)送采樣結(jié)束信號(hào)到控制模塊，該步驟結(jié)束后轉(zhuǎn)到步驟c；

c.控制模塊接收到采樣結(jié)束信號(hào)后啟動(dòng)數(shù)據(jù)輸入模塊，從存儲(chǔ)單元中讀取單脈沖回波數(shù)據(jù)，數(shù)據(jù)依次經(jīng)過(guò)中頻陷波模塊和2倍降采樣模塊，分別進(jìn)行陷波和2倍降采樣處理，該步驟結(jié)束后轉(zhuǎn)到步驟d；

d.2倍降采樣后的數(shù)據(jù)輸入到FFT模塊，進(jìn)行傅里葉變換，得到單脈沖回波的頻譜，該步驟結(jié)束后轉(zhuǎn)到步驟e；

e.脈沖累積模塊啟動(dòng)，頻譜累積到該模塊的FIFO中，該步驟結(jié)束后轉(zhuǎn)到步驟f；

f.一個(gè)單脈沖回波累積完畢后，控制模塊判斷當(dāng)前累積次數(shù)是否達(dá)到指定值，未達(dá)到指定值時(shí)，轉(zhuǎn)到步驟c；若達(dá)到指定值，轉(zhuǎn)到步驟g；

g.峰值提取和多普勒頻率計(jì)算模塊啟動(dòng)，讀取脈沖累積模塊的FIFO中存儲(chǔ)的多脈沖累積頻譜，找出頻譜的峰值點(diǎn)在序列中的位置，然后計(jì)算出多普勒頻率，信號(hào)處理結(jié)束。