[發明專利]鰭式場效應晶體管柵極氧化物

有效

• 申請號: 201210206726.1
• 申請日: 2012-06-18
• 公開（公告）號: CN103094089A
• 公開（公告）日: 2013-05-08
• 發明（設計）人: 黃俊程;陳能國;萬幸仁
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/283
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

技術領域

本發明總體上涉及半導體領域，更具體地，涉及鰭式場效應晶體管柵極氧化物。

背景技術

已經開發了各種金屬氧化物半導體場效應晶體管(MOSFET)結構來用于提高可制造性和性能。一種變化為已知的“finFET”，其包括諸如硅的材料的條或“鰭”以及被形成為在三個露出的側面上環繞鰭的柵極。該器件的溝道區域位于鰭中，并且通常柵極電介質設置在鰭和柵極之間。

使用高溫濕式或干式熱氧化來制造finFET的傳統柵極電介質。然而，該方法不利地消耗了大量的硅，由于finFET具有有限的襯底空間和產品尺寸縮小而對越來越小的節點存在挑戰。

發明內容

本公開提高了許多不同的實施例。根據一個實施例，提供了制造半導體器件的方法。該方法包括：提供包括至少兩個隔離部件的襯底；在襯底的上方以及至少兩個隔離部件之間形成鰭型襯底；在鰭型襯底的上方形成硅襯墊；以及氧化硅襯底以在鰭型襯底的上方形成氧化硅襯墊(silicon?oxide?liner)。

其中，形成硅襯墊包括：沉積非晶硅。

其中，形成硅襯墊包括：以大約400攝氏度和大約600攝氏度之間的溫度將非晶硅沉積至大約5埃和大約50埃之間的厚度。

其中，形成硅襯墊包括：選擇性地形成硅的外延層。

其中，形成硅襯墊包括：以大約600攝氏度和大約800攝氏度之間的溫度選擇性地將硅的外延層形成為大約5埃和大約50埃之間的厚度。

其中，氧化硅襯墊包括：通過大約700攝氏度和大約1100攝氏度之間溫度的熱氧化來氧化硅襯墊。

該方法還包括：在鰭型襯底下方的襯底中形成鰭型襯底緩沖區域。

該方法還包括：在氧化硅襯墊的上方形成柵電極。

在又一實施例中，一種用于制造半導體器件的方法包括：提供包括多個隔離部件的襯底；在襯底的上方形成多個鰭型襯底，多個鰭型襯底的每一個都形成在多個隔離部件的兩個隔離部件之間；在多個鰭型襯底的每一個的上方形成硅襯墊；氧化硅襯墊以在多個鰭型襯底的每一個的上方形成氧化硅襯墊；以及在氧化硅襯墊的上方形成柵電極。

其中，形成硅襯墊包括：在多個鰭型襯底的每一個以及露出的襯底的上方沉積非晶硅。

其中，形成硅襯墊包括：以大約400攝氏度和大約600攝氏度之間的溫度將非晶硅沉積至大約5埃和大約50埃之間的厚度。

其中，形成硅襯墊包括：在多個鰭型襯底的每一個的上方選擇性地形成硅的外延層。

其中，形成硅襯墊包括：以大約600攝氏度和大約800攝氏度之間的溫度選擇性地將硅的外延層形成為大約5埃和大約50埃之間的厚度。

其中，氧化硅襯墊包括：通過大約700攝氏度和大約1100攝氏度之間的溫度的熱氧化來氧化硅襯墊。

本公開還提供了一種半導體器件。在一個實施例中，該器件包括：襯底，包括至少兩個隔離部件；鰭型襯底，設置在襯底的上方以及至少兩個隔離部件之間；氧化硅襯墊，設置在鰭型襯底的上方，其中，氧化硅襯墊由設置在鰭型襯底上方的硅襯墊的熱氧化來形成；以及柵電極，設置在氧化硅襯墊的上方。

其中，襯底和鰭型襯底的每一個都包括硅(Si)、鍺(Ge)、Si和Ge的組合、III-V族化合物、或者它們的組合。

其中，至少兩個隔離部件包括淺溝槽隔離部件，淺溝槽隔離部件包括氧化硅。

其中，氧化硅襯墊設置在鰭型襯底的頂表面和側壁的上方。

該器件還包括：鰭型襯底緩沖區域，設置在鰭型襯底下方的襯底中。

該器件還包括：多個鰭型襯底，設置在襯底上方，其中，多個鰭型襯底的每一個都具有小于大約15納米的寬度，以及其中，相鄰鰭型襯底之間的間隔小于大約35納米。

附圖說明

當閱讀附圖時，根據以下詳細描述更好地理解本公開的一個或多個方面。應該強調的是，根據工業的標準實踐，各種部件沒有按比例繪制。實際上，為了討論的清楚，可以任意增加或減小各種部件的尺寸。

圖1是根據本公開實施例的制造半導體器件的方法的流程圖。

圖2A至圖2F是根據本公開實施例的處于各個制造階段的半導體器件的透視圖。

圖3A至圖3C分別是根據本公開實施例的沿著線3A-3A、3B-3B和3C-3C的圖2C、圖2D和圖2E的半導體器件的截面圖。

圖4A至圖4C是根據本公開實施例的處于各個制造階段的另一半導體器件的透視圖。