[發明專利]高速低功耗真單相時鐘2D型2/3雙模分頻器

有效

• 申請號: 201210199324.3
• 申請日: 2012-06-15
• 公開（公告）號: CN102739239A
• 公開（公告）日: 2012-10-17
• 發明（設計）人: 尹喜珍;石堅;甘業兵;錢敏;馬成炎
• 申請（專利權）人: 江蘇物聯網研究發展中心
• 主分類號: H03K23/44
• 分類號: H03K23/44;H03L7/18
• 代理公司: 無錫市大為專利商標事務所 32104
• 代理人: 曹祖良

技術領域

本發明涉及PLL結構的頻率合成器，具體是一種高速低功耗真單相時鐘2D型2/3雙模分頻器。

背景技術

在無線通信系統中，接收系統需要將已調制的射頻或微波信號還原成原始信號或數據，而在發射系統中，則需要將信號或數據調制到射頻或微波頻率上，以便于遠距離傳播。在接收和發送過程中，都離不開本機振蕩信號，將接收信號下變頻和將發射信號上變頻。

本機振蕩信號通常通過基于鎖相環的頻率合成器來產生，頻率合成器通常包括壓控振蕩器，含電荷泵的鑒頻鑒相器，多模分頻器，環路濾波器。當接收的無線信號信道改變或者發射信號需要改變頻率時，通過配置多模分頻器的分頻比N，使壓控振蕩器的振蕩頻率通過鎖相環鎖定到參考晶振頻率的N倍，即所需要的振蕩頻率處。

多模分頻器，可理解為一組高頻時鐘工作的計數器，可以任意配置計數值。2/3級聯結構的多模分頻器，為異步結構中的“局部反饋“模式，功耗較同步結構低，由于采用“局部反饋“，累積的傳播噪聲不會因為異步結構而很大，故獲得廣泛的采用。2/3級聯結構的多模分頻器如附圖1所示，通過配置各級2/3雙模分頻器，實現分頻比范圍為N(4~2^m+1-1)，其中m為級聯的級數。傳統的2/3雙模分頻器采用電流模結構，且每個分頻器采用4個D鎖存器實現，功耗和占用芯片面積都較大。電流模邏輯的D鎖存器如圖2所示，采用電流源供電，故靜態功耗等于工作功耗，且在高頻工作中，為了保證工作速度和一定的輸出幅度，功耗成指數的增長。傳統的2/3雙模分頻器，都不能在分頻比切換時，自適用的關斷一些不需使用的D觸發器，來進一步降低功耗。

發明內容

本發明的目的是克服現有技術的不足，提供一種高速低功耗真單相時鐘的2D型2/3雙模分頻器，極大的降低傳統電流模結構的功耗。

按照本發明提供的技術方案，一種高速低功耗真單相時鐘2D型2/3雙模分頻器，包括第一D觸發器和第二D觸發器，第二D觸發器Q端輸出信號MODout與模式控制信號P先與非邏輯后再與第一D觸發器QN端輸出信號Fout與邏輯后輸入到第一D觸發器的D端，模式控制信號MODin、分頻比控制信號P和第一D觸發器Q端三者與邏輯后的輸出連接到第二D觸發器的D端，第一D觸發器時鐘輸入端CK和第二D觸發器時鐘輸入端CK接輸入時鐘信號Fin。

進一步的，所述的D觸發器采用真單相時鐘實現，采用有比邏輯電路，減小晶體管數目，減小關鍵節點負載電容而提高工作速度。

所述的D觸發器包括：第一NMOS管柵極接D觸發器的D端，第一NMOS管漏極和第一PMOS管漏極接第二NMOS管柵極、第三PMOS管柵極、第四NMOS管柵極，第一PMOS管柵極、第二PMOS管柵極、第三NMOS管柵極、第六NMOS管柵極接D觸發器的CK端，第二PMOS管漏極和第二NMOS管漏極接第四PMOS管柵極，第二NMOS管源極接第三NMOS管漏極，第三PMOS管漏極和第四NMOS管漏極接第五NMOS管柵極，第四PMOS管漏極和第五NMOS管漏極接D觸發器的QN端和第五PMOS管柵極、第七NMOS管柵極，第五PMOS管漏極、第七NMOS管漏極接D觸發器的Q端；所述第一PMOS管源極、第二PMOS管源極、第三PMOS管源極、第四PMOS管源極、第五PMOS管源極接電源電壓，第一NMOS管源極、第三NMOS管源極、第四NMOS管源極、第六NMOS管源極、第七NMOS管源極接地；第一NMOS管和第一PMOS管組成偽NMOS反相器，第二PMOS管、第二NMOS管和第三NMOS管組成NMOS預充電級，第四PMOS管、第五NMOS管和第六NMOS管組成反相器輸出級輸出QN信號，第五PMOS管、第七NMOS管輸出Q信號，第三PMOS管、第四NMOS管將第一級偽NMOS反相器輸出信號反向后輸入第五NMOS管柵極。

將執行所述與邏輯和與非邏輯的邏輯電路內嵌到所述第一D觸發器或第二D觸發器中，組成邏輯D觸發器。

本發明的優點是：本發明通過采用有比邏輯和邏輯D觸發器結構，使傳統的真單相時鐘結構的分頻器工作頻率大大提高；再通過優化電路，使2/3雙模分頻器由4個D觸發器變為2個D觸發器，而減少電路晶體管的數目；并且加入自適應功耗管理模塊，在分頻比切換時，關斷無需使用的D觸發器，進一步降低2/3雙模分頻器的功耗。

附圖說明

圖1是2/3級聯結構多模分頻器框圖

圖2是傳統的電流模邏輯的D鎖存器原理圖

圖3是2/3級聯結構多模分頻器中核心模塊2/3雙模分頻器傳統結構的框圖。