[發(fā)明專利]高速低功耗真單相時鐘2D型2/3雙模分頻器

有效

• 申請?zhí)枺?/td>: 201210199324.3
• 申請日: 2012-06-15
• 公開（公告）號: CN102739239A
• 公開（公告）日: 2012-10-17
• 發(fā)明（設(shè)計）人: 尹喜珍;石堅;甘業(yè)兵;錢敏;馬成炎
• 申請（專利權(quán)）人: 江蘇物聯(lián)網(wǎng)研究發(fā)展中心
• 主分類號: H03K23/44
• 分類號: H03K23/44;H03L7/18
• 代理公司: 無錫市大為專利商標(biāo)事務(wù)所 32104
• 代理人: 曹祖良

1.高速低功耗真單相時鐘2D型2/3雙模分頻器，其特征是：包括第一D觸發(fā)器（DFF1）和第二D觸發(fā)器（DFF2），第二D觸發(fā)器（DFF2）Q端輸出信號MODout與模式控制信號P先與非邏輯后再與第一D觸發(fā)器（DFF1）QN端輸出信號Fout與邏輯后輸入到第一D觸發(fā)器（DFF1）的D端，模式控制信號MODin、分頻比控制信號P和第一D觸發(fā)器（DFF1）Q端三者與邏輯后的輸出連接到第二D觸發(fā)器（DFF2）的D端，第一D觸發(fā)器（DFF1）時鐘輸入端CK和第二D觸發(fā)器（DFF2）時鐘輸入端CK接輸入時鐘信號Fin。

2.如權(quán)利要求1所述高速低功耗真單相時鐘2D型2/3雙模分頻器，其特征是，所述的D觸發(fā)器采用真單相時鐘實(shí)現(xiàn)，采用有比邏輯電路。

3.如權(quán)利要求2所述高速低功耗真單相時鐘2D型2/3雙模分頻器，其特征是，所述的D觸發(fā)器包括：第一NMOS管（MN1）柵極接D觸發(fā)器的D端，第一NMOS管（MN1）漏極和第一PMOS管（MP1）漏極接第二NMOS管（MN2）柵極、第三PMOS管（MP3）柵極、第四NMOS管（MN4）柵極，第一PMOS管（MP1）柵極、第二PMOS管（MP2）柵極、第三NMOS管（MN3）柵極、第六NMOS管（MN6）柵極接D觸發(fā)器的CK端，第二PMOS管（MP2）漏極和第二NMOS管（MN2）漏極接第四PMOS管（MP4）柵極，第二NMOS管（MN2）源極接第三NMOS管（MN3）漏極，第三PMOS管（MP3）漏極和第四NMOS管（MN4）漏極接第五NMOS管（MN5）柵極，第四PMOS管（MP4）漏極和第五NMOS管（MN5）漏極接D觸發(fā)器的QN端和第五PMOS管（MP5）柵極、第七NMOS管（MN7）柵極，第五PMOS管（MP5）漏極、第七NMOS管（MN7）漏極接D觸發(fā)器的Q端；所述第一PMOS管（MP1）源極、第二PMOS管（MP2）源極、第三PMOS管（MP3）源極、第四PMOS管（MP4）源極、第五PMOS管（MP5）源極接電源電壓，第一NMOS管（MN1）源極、第三NMOS管（MN3）源極、第四NMOS管（MN4）源極、第六NMOS管（MN6）源極、第七NMOS管（MN7）源極接地；第一NMOS管（MN1）和第一PMOS管（MP1）組成偽NMOS反相器，第二PMOS管（MP2）、第二NMOS管（MN2）和第三NMOS管（MN3）組成NMOS預(yù)充電級，第四PMOS管（MP4）、第五NMOS管（MN5）和第六NMOS管（MN6）組成反相器輸出級輸出QN信號，第五PMOS管（MP5）、第七NMOS管（MN7）輸出Q信號，第三PMOS管（MP3）、第四NMOS管（MN4）將第一級偽NMOS反相器輸出信號反向后輸入第五NMOS管（MN5）柵極。

4.如權(quán)利要求1或3所述高速低功耗真單相時鐘2D型2/3雙模分頻器，其特征是，將執(zhí)行所述與邏輯和與非邏輯的邏輯電路內(nèi)嵌到所述第一D觸發(fā)器（DFF1）或第二D觸發(fā)器（DFF2）中，組成邏輯D觸發(fā)器。