[發明專利]半導體集成電路

有效

• 申請號: 201210197785.7
• 申請日: 2012-06-15
• 公開（公告）號: CN102902293A
• 公開（公告）日: 2013-01-30
• 發明（設計）人: 尹相植
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 俞波;郭放

相關申請的交叉引用

本申請要求2011年7月26日提交的申請號為10-2011-0074188的韓國專利申請的優先權，其全部內容通過引用合并于此。

技術領域

本發明的示例性實施例涉及一種半導體設計技術，且更具體而言，涉及一種半導體集成電路。

背景技術

根據本發明的技術的半導體集成電路可以包括半導體存儲器，諸如動態隨機存取存儲器(DRAM)。

圖1是示出使用外部電源電壓和內部電源電壓的現有的雙數據速率3動態隨機存取存儲(DDR3?DRAM)器件的框圖。

參見圖1，DDR3?DRAM器件10包括電源電壓焊盤12、升壓器14和內部電路16。電源電壓焊盤12從外部接收電源電壓VDD。升壓器14將經由電源電壓焊盤12施加的電源電壓VDD升高以產生電壓電平高于電源電壓VDD的電壓電平的升壓電壓VPP。內部電路16基于電源電壓VDD和升壓電壓VPP來執行指定的操作。

圖2是示出使用外部電源電壓和內部電源電壓的現有的DDR4?DRAM器件的框圖。

參見圖2，DDR4?DRAM器件20包括電源電壓焊盤22、升壓器焊盤24和內部電路26。電源電壓焊盤22從外部接收電源電壓VDD。升壓器焊盤24從外部接收電壓電平高于電源電壓VDD的電壓電平的升壓電壓VPP。內部電路26基于經由電源電壓焊盤22和升壓器焊盤24接收的電源電壓VDD和升壓電壓VPP來執行指定的操作。簡言之，與DDR3?DRAM器件10相比，對于正常操作，DDR4?DRAM器件20可以不包括升壓器14。

然而，如在正常模式中一樣，即使在測試模式中，DDR4?DRAM器件20仍要從外部接收電源電壓VDD和升壓電壓VPP兩者。這是因為DDR4?DRAM器件20不包括用于產生升壓電壓VPP的升壓器。由于這種原因，探針測試器件將通道分配給DDR4DRAM器件20的電源電壓焊盤22和升壓器焊盤24，以在測試模式中提供電源電壓VDD和升壓電壓VPP。為所述焊盤分配通道意味著與探針測試器件電連接以接收來自探針測試器件的相應的電源和信號。因為DDR4?DRAM器件20具有分配了通道的增加數目的焊盤22和24，所以減少了在測試模式中要同時測試的DRAM器件的數目。因此，會增加生產成本和時間來執行測試操作。

發明內容

本發明的一個實施例涉及一種半導體集成電路，所述半導體集成電路包括最小數目的在測試模式期間要被分配通道的焊盤。

本發明的另一個實施例涉及一種半導體集成電路，所述半導體集成電路在正常模式中具有穩定的電源，同時占有最小的面積。

根據本發明的一個實施例，一種半導體集成電路包括：第一焊盤，所述第一焊盤被配置成接收第一電壓；第二焊盤，所述第二焊盤被配置成接收第二電壓；內部電壓發生電路，所述內部電壓發生電路被配置成在測試模式期間響應于第二電壓而產生具有與第一電壓相同的電壓電平的第三電壓；以及內部電路，所述內部電路被配置成在正常模式期間使用第一電壓和第二電壓來執行正常操作而在測試模式期間使用第二電壓和第三電壓來執行測試操作。

根據本發明的另一個實施例，一種半導體集成電路包括：第一焊盤，所述第一焊盤被配置成接收第一電壓；第二焊盤，所述第二焊盤被配置成接收具有高于第一電壓的電壓電平的第二電壓；內部電壓發生電路，所述內部電壓發生電路被配置成響應于第二電壓而產生第三電壓，其中，所述第三電壓在正常模式期間具有低于第一電壓的電壓電平而在測試模式期間具有與第一電壓相同的電壓電平；以及內部電路，所述內部電路被配置成在正常模式期間使用第一電壓至第三電壓來執行正常操作而在測試模式期間使用第二電壓和第三電壓來執行測試操作。

根據本發明的另一個實施例，一種半導體集成電路包括：第一焊盤，所述第一焊盤被配置成在半導體集成電路的正常模式中接收第一電壓；第二焊盤，所述第二焊盤被配置成在半導體集成電路的正常模式和測試模式中接收第二電壓；以及內部電壓發生電路，所述內部電壓發生電路被配置成響應于第二電壓而產生第三電壓，其中，所述第三電壓在正常模式期間具有低于第一電壓的電壓電平而在測試模式期間具有與第一電壓相同的電壓電平。

附圖說明

圖1是現有的雙數據速率3動態隨機存取存儲(DDR3?DRAM)器件的框圖。

圖2是現有的DDR4?DRAM器件的框圖。

圖3是根據本發明的第一實施例的DRAM器件的框圖。

圖4是根據本發明的第二實施例的DRAM器件的框圖。