[發(fā)明專利]通過(guò)合金鍵合在背柵接負(fù)電壓的SOI/MOS器件結(jié)構(gòu)及制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210190941.7
• 申請(qǐng)日: 2012-06-11
• 公開（公告）號(hào): CN102683419A
• 公開（公告）日: 2012-09-19
• 發(fā)明（設(shè)計(jì)）人: 周昕杰;羅靜;陳嘉鵬;王棟;洪根深
• 申請(qǐng)（專利權(quán)）人: 中國(guó)電子科技集團(tuán)公司第五十八研究所
• 主分類號(hào): H01L29/78
• 分類號(hào): H01L29/78;H01L21/336
• 代理公司: 無(wú)錫市大為專利商標(biāo)事務(wù)所 32104
• 代理人: 殷紅梅

技術(shù)領(lǐng)域

本發(fā)明涉及SOI/MOS器件抗輻射加固技術(shù)，具體是一種通過(guò)合金鍵合在背柵接負(fù)電壓的SOI/MOS器件結(jié)構(gòu)及制造方法。

背景技術(shù)

SOI技術(shù)指的是在絕緣層上形成具有一定厚度的單晶半導(dǎo)體硅薄膜層的材料備制技術(shù)及在薄膜層上制造半導(dǎo)體器件的工藝技術(shù)。該技術(shù)可以實(shí)現(xiàn)完全的介質(zhì)隔離，與用P-N結(jié)隔離的體硅器件相比，具有無(wú)閂鎖、高速度、低功耗、集成度高、耐高溫、耐輻射等優(yōu)點(diǎn)。

根據(jù)SOI硅膜厚度可以將SOI器件分為厚膜器件和薄膜器件。對(duì)于厚膜SOI器件而言，當(dāng)SOI硅膜厚度大于兩倍的最大耗盡寬度時(shí)，被稱為部分耗盡器件；對(duì)于薄膜SOI器件，當(dāng)硅膜的厚度小于最大耗盡寬度時(shí)，稱為全耗盡器件。

在SOI技術(shù)中，器件被制作在頂層很薄的硅膜中，器件與襯底之間由一層埋氧化層隔開。正是這種結(jié)構(gòu)使得SOI/?MOS器件具有功耗低等眾多優(yōu)點(diǎn)，比傳統(tǒng)的體硅MOS工藝相比，更適合于高性能的ULSI和VLSI電路。其優(yōu)點(diǎn)主要包括：

1、無(wú)閂鎖效應(yīng)。SOI/MOS器件中由于介質(zhì)隔離結(jié)構(gòu)的存在，因此沒(méi)有到襯底的電流通道，閂鎖效應(yīng)的通路被切斷，并且各器件間在物理上和電學(xué)上相互隔離，改善了電路的可靠性。

2、結(jié)構(gòu)簡(jiǎn)單，工藝簡(jiǎn)單，集成密度高。SOI/MOS器件結(jié)構(gòu)簡(jiǎn)單，不需要備制體硅MOS電路的阱等復(fù)雜隔離工藝，器件最小間隔僅僅取決于光刻和刻蝕技術(shù)的限制，集成密度大幅提高。SOI/MOS器件還特別適合在同一芯片上集成高壓和低壓電路，因此具有很高的芯片面積利用率和性價(jià)比。

3、寄生電容小，工作速度快。體硅MOS器件的主要電容為管子源漏區(qū)以及源/漏擴(kuò)散區(qū)域和襯底之間的電容，其隨襯底的摻雜濃度增加而增加，這將增大電路的負(fù)載電容，影響電路的工作速度；在SOI/MOS器件中，由于埋氧化層的存在，源漏區(qū)和襯底無(wú)法形成PN結(jié)，寄生PN結(jié)電容消失，取而代之的是隱埋氧化層電容，該電容正比于電容材料的介電常數(shù)，其值遠(yuǎn)小于體硅中源漏區(qū)與襯底的PN結(jié)寄生電容，并且不受等比例縮小的影響。

4、低功耗。SOI/MOS器件的功耗由靜態(tài)功耗和動(dòng)態(tài)功耗兩個(gè)部分組成，SOI器件具有陡直的亞閾值斜率，接近理想水平，因此泄漏電流很小，靜態(tài)功耗很低；由于SOI/MOS器件具有比體硅器件更小的結(jié)電容和連線電容，因此同樣的工作速度下，動(dòng)態(tài)功耗也大大降低。

從抗輻射角度分析，由于SOI工藝MOS器件在埋氧化層上方形成的，與體硅相比，減小了形成單粒子翻轉(zhuǎn)效應(yīng)的敏感體積，所以抗單粒子效應(yīng)的能力大大的增強(qiáng)。但當(dāng)器件持續(xù)受到電離輻射（如X射線、γ射線等）時(shí)，會(huì)產(chǎn)生總劑量輻射效應(yīng)。對(duì)于SOI工藝而言，由于埋氧介質(zhì)層的存在，使得在輻射條件下，在二氧化硅介質(zhì)中電離產(chǎn)生一定數(shù)量的電子-空穴對(duì)。遷移率較大的電子大部分溢出，有一部分電子與空穴對(duì)復(fù)合，大部分空穴在正電場(chǎng)的作用下向SiO2/Si界面運(yùn)輸，且有一部分被界面處SiO2一側(cè)的缺陷俘獲，形成界面態(tài)。這樣的正電荷堆積會(huì)引起器件背部也形成一個(gè)源/漏的通道，且不受前柵的控制，引起背柵閾值電壓漂移效應(yīng)和背柵開啟效應(yīng)，最終影響器件的性能。

目前國(guó)際上對(duì)SOI背柵效應(yīng)的加固多采用兩種方式：1、利用工藝加固手段。如低溫工藝、氮氧化硅柵介質(zhì)、降低埋氧化層氧注入劑量并同時(shí)進(jìn)行氮注入，以加入負(fù)電荷復(fù)合中心。2、采用特殊的SOI/MOS器件結(jié)構(gòu)。在埋氧化層上做一層屏蔽層，屏蔽背柵效應(yīng)對(duì)前柵的影響。

發(fā)明內(nèi)容

本發(fā)明的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種通過(guò)合金鍵合在背柵接負(fù)電壓的SOI/MOS器件結(jié)構(gòu)及制造方法，通過(guò)電路設(shè)計(jì)的方法改善背柵效應(yīng)。

按照本發(fā)明提供的技術(shù)方案，一種通過(guò)合金鍵合在背柵接負(fù)電壓的SOI/MOS器件結(jié)構(gòu)包括：二氧化硅埋氧化層位于背部硅襯底上，二氧化硅埋氧化層上設(shè)有硅體區(qū)、MOS器件的單晶硅源/漏區(qū)域、二氧化硅隔離的場(chǎng)區(qū)，MOS器件的單晶硅源/漏區(qū)域位于硅體區(qū)的周圍，二氧化硅隔離的場(chǎng)區(qū)位于MOS器件的單晶硅源/漏區(qū)域周圍；在硅體區(qū)上覆蓋有MOS器件的二氧化硅柵介質(zhì)層，所述MOS器件的二氧化硅柵介質(zhì)層上覆蓋有MOS器件的多晶硅柵，在MOS器件的單晶硅源/漏區(qū)域和MOS器件的多晶硅柵上設(shè)有鎢合金通孔，所述鎢合金通孔將MOS器件的有源區(qū)與鋁金屬互連線連接；在MOS器件表面覆蓋二氧化硅鈍化層，在所述背部硅襯底的背部具有合金鍵合形成的合金接觸層，接觸層通過(guò)鋁金屬互連線與外部提供的負(fù)電壓相連，為背部硅襯底提供有效的電壓。