[發(fā)明專利]半導(dǎo)體集成電路

有效

• 申請?zhí)枺?/td>: 201210189534.4
• 申請日: 2012-06-08
• 公開（公告）號: CN102832925A
• 公開（公告）日: 2012-12-19
• 發(fā)明（設(shè)計(jì)）人: 大西章申;日隈裕洋;小林和幸;村瀨謙悟
• 申請（專利權(quán)）人: 半導(dǎo)體元件工業(yè)有限責(zé)任公司
• 主分類號: H03K19/094
• 分類號: H03K19/094
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 樊建中

1.一種半導(dǎo)體集成電路，其具備：

電路，其構(gòu)成為包括具有厚的柵極氧化膜的晶體管、和具有薄的柵極氧化膜的晶體管，在噪聲對電路動作的影響較大的電路部分中使用所述具有薄的柵極氧化膜的晶體管；和

保護(hù)電路，其設(shè)置在所述電路內(nèi)，保護(hù)所述具有薄的柵極氧化膜的晶體管不被過電壓損壞，

向所述電路供給與所述具有厚的柵極氧化膜的晶體管對應(yīng)的電源電壓。

2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，

所述電路包括差動放大電路，該差動放大電路具備具有薄的柵極氧化膜的第1差動輸入晶體管(M1)及第2差動輸入晶體管(M2)，

所述保護(hù)電路包括：第1保護(hù)晶體管(M3)，其與所述第1差動輸入晶體管(M1)串聯(lián)連接，保護(hù)該第1差動輸入晶體管(M1)不被過電壓損壞，且具有厚的柵極氧化膜；和第2保護(hù)晶體管(M4)，其與所述第2差動輸入晶體管(M2)串聯(lián)連接，保護(hù)該第2差動輸入晶體管(M2)不被過電壓損壞，且具有厚的柵極氧化膜。

3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于，

所述電路包括：第1電流源晶體管(M7)，其經(jīng)由所述第1保護(hù)晶體管(M3)與所述第1差動輸入晶體管(M1)串聯(lián)連接，且具有薄的柵極氧化膜；和第2電流源晶體管(M8)，其經(jīng)由所述第2保護(hù)晶體管(M4)與所述第2差動輸入晶體管(M2)串聯(lián)連接，且具有薄的柵極氧化膜，

所述保護(hù)電路具備：第3保護(hù)晶體管(M5)，其與所述第1電流源晶體管(M7)串聯(lián)連接，保護(hù)該第1電流源晶體管(M7)不被過電壓損壞，且具有厚的柵極氧化膜；和第4保護(hù)晶體管(M6)，其與所述第2電流源晶體管(M8)串聯(lián)連接，保護(hù)該第2電流源晶體管(M8)不被過電壓損壞，且具有厚的柵極氧化膜。

4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于，

所述半導(dǎo)體集成電路還具備：偏壓電路，其對所述第1保護(hù)晶體管(M3)及所述第2保護(hù)晶體管(M4)的柵極施加共同的偏壓，對所述第3保護(hù)晶體管(M5)及所述第4保護(hù)晶體管(M6)的柵極施加共同的其他的偏壓。

5.根據(jù)權(quán)利要求2或3所述的半導(dǎo)體集成電路，其特征在于，

所述電路包括：輸出晶體管(M13)，其向柵極施加從所述差動放大電路輸出的差動輸出電壓，且具有薄的柵極氧化膜；和負(fù)載晶體管(M12)，其與所述輸出晶體管(M13)串聯(lián)連接，且具有厚的柵極氧化膜，

所述保護(hù)電路包括：第5保護(hù)晶體管(M14)，其與所述輸出晶體管(M13)串聯(lián)連接，保護(hù)該輸出晶體管(M13)不被過電壓損壞，且具有厚的柵極氧化膜。

6.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，

所述電路包括具有薄的柵極氧化膜的第1差動輸入晶體管(M21)及第2差動輸入晶體管(M22)，

所述保護(hù)電路包括：第1電阻(R1)，其與所述第1差動輸入晶體管(M21)串聯(lián)連接，保護(hù)該第1差動輸入晶體管(M21)不被過電壓損壞；和第2電阻(R2)，其與所述第2差動輸入晶體管(M22)串聯(lián)連接，保護(hù)該第2差動輸入晶體管(M22)不被過電壓損壞。

7.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，

所述電路包括：第1差動輸入晶體管(M31)及第2差動輸入晶體管(M32)；第1電流源晶體管(M33)，其與所述第1差動輸入晶體管(M31)串聯(lián)連接，且具有薄的柵極氧化膜；和第2電流源晶體管(M34)，其與所述第2差動輸入晶體管(M32)串聯(lián)連接，且具有薄的柵極氧化膜，

所述保護(hù)電路包括：恒流源(40)；第1保護(hù)晶體管(M36)，其漏極與所述恒流源(40)連接，柵極連接于所述第1差動輸入晶體管(M31)與所述第1電流源晶體管(M33)的連接節(jié)點(diǎn)，保護(hù)所述第1電流源晶體管(M33)不被過電壓損壞；第2保護(hù)晶體管(M37)，其漏極與所述恒流源(40)連接，柵極連接于所述第2差動輸入晶體管(M32)與所述第2電流源晶體管(M34)的連接節(jié)點(diǎn)，保護(hù)所述第2電流源晶體管(M34)不被過電壓損壞。

8.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于，

所述第1保護(hù)晶體管(M36)及所述第2保護(hù)晶體管(M37)具有厚的柵極氧化膜。