[發(fā)明專利]互連結(jié)構(gòu)及其制造方法

有效

• 申請?zhí)枺?/td>: 201210183504.2
• 申請日: 2012-06-05
• 公開（公告）號: CN103456679A
• 公開（公告）日: 2013-12-18
• 發(fā)明（設(shè)計）人: 張海洋;符雅麗
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/532
• 代理公司: 上海思微知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種互連結(jié)構(gòu)及其制造方法。

背景技術(shù)

現(xiàn)在社會信息量急劇增加，對信息的處理、傳輸和存儲提出越來越高的要求。作為信息產(chǎn)業(yè)的支柱，半導(dǎo)體產(chǎn)業(yè)尤其是CMOS技術(shù)在這一需求的推動下，一直按摩爾定律高速發(fā)展，成為近50年發(fā)展最迅猛的產(chǎn)業(yè)。

隨著CMOS技術(shù)的高速發(fā)展，芯片上器件的集成度不斷提高，芯片速度也越來越快。為了滿足器件集成度和速度的需求，Cu互連逐漸取代傳統(tǒng)Al互連成為主流，同時互連的線寬也不斷減小，布線密度也越來越高。然而隨著Cu互連線寬的進(jìn)一步減小，由晶界和表面引起的電子散射將造成銅電阻率的大幅度上升，加劇了由電阻和電容(RC)引起的互連延遲，造成芯片整體性能的下降。

器件的延遲和互連的延遲共同決定著電路的最高工作頻率。隨著器件尺寸的不斷縮小，互連延遲已經(jīng)超越了器件級延遲，成為影響電路工作頻率的主要因素；特別是線寬的縮小使Cu線電子輸運受到表面和晶粒間界的散射增強(qiáng)，100nm以下Cu線電阻率急劇上升，這將極大地影響電路的性能。低介電常數(shù)（low-k）介質(zhì)的使用可以降低互連引入的寄生電容，然而其應(yīng)用也帶來很多其它問題，如集成問題、可靠性問題等等，同時low-k材料介電常數(shù)也將在1.5左右達(dá)到極限。預(yù)計電化學(xué)法或CVD法淀積Cu的技術(shù)和low-k材料的應(yīng)用可以繼續(xù)到2020年，但后道Cu互連技術(shù)(包括光互連、碳納米材料互連等技術(shù))的研發(fā)已刻不容緩。

石墨烯（graphene）是一種新穎的材料，它其實是單原子層的石墨，是指由單層碳原子組成的六角型蜂巢晶格平面單層薄膜，是由一個碳原子層厚度組成的二維材料。而石墨烯納米帶則是帶狀石墨烯，或者可以理解為展開的單壁碳納米管，或者圖形化后的石墨烯結(jié)構(gòu)。石墨烯材料具有非常優(yōu)異的性能，包括高載流子遷移率、高電流密度、高機(jī)械強(qiáng)度、高熱傳導(dǎo)性能等。

石墨烯納米帶具有了石墨烯材料的優(yōu)異性能及其自身的獨特特性，包括：

1、高電導(dǎo)特性：有報道稱其平均自由程可以有幾百納米，高電子遷移率近幾個微米；多層石墨納米帶的并聯(lián)能大幅降低電阻，改善性能，小尺寸特性遠(yuǎn)遠(yuǎn)優(yōu)于銅互連；

2、抗電遷移性能優(yōu)越：其相鄰碳原子依靠SP²價鍵形成鍵合，機(jī)械強(qiáng)度和抗電遷移特性非常優(yōu)越10E9A/cm²對比與Cu的10E6A/cm²，能夠承載更大的電流密度；

3、熱導(dǎo)性能更優(yōu)越：單層石墨烯的熱導(dǎo)有報道為5300W/mK，應(yīng)用到互連技術(shù)中時，可以具有更為優(yōu)異的散熱特性，從而提高互連的可靠性性能；

4、電阻率隨不同GNR（鋸齒形）邊緣狀態(tài)可以由半導(dǎo)體變化為導(dǎo)體，使得可以針對不同邊界結(jié)構(gòu)來設(shè)計其不同的應(yīng)用范圍。

碳納米管（Carbon?Nanotube）則是一種管狀的碳分子，管上每個碳原子采取SP²雜化，相互之間以碳-碳σ鍵結(jié)合起來，形成由六邊形組成的蜂窩狀結(jié)構(gòu)作為碳納米管的骨架。每個碳原子上未參與雜化的一對p電子相互之間形成跨越整個碳納米管的共軛π電子云。按照管子的層數(shù)不同，分為單壁碳納米管和多壁碳納米管。管子的半徑方向非常細(xì)，只有納米尺度，而納米管的長度可以達(dá)到數(shù)百微米。碳納米管具有非常優(yōu)異的機(jī)械和電學(xué)特性，也是一種應(yīng)用于互連技術(shù)的極具潛力的納米材料，尤其是其沿催化劑的導(dǎo)向性生長特性。

現(xiàn)有先進(jìn)CMOS技術(shù)中一般定義互連為3個類型的層次，分別是局部互連、中間互連和全局互連，其中局部互連為尺寸較小的層次，處于互連結(jié)構(gòu)的底層，包括contact、metal1、via1、metal2、via2等層次，因其尺寸較小布線密度較高，更容易受到小尺寸Cu互連中寄生電阻和寄生電容以及熱散失引起的性能和可靠性影響；而中間互連和全局互連尺寸比較大，布線密度較低，故而受到小尺寸效應(yīng)的影響相對較小。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種互連結(jié)構(gòu)及其制造方法，以有效地降低互連RC延遲，提高芯片性能，控制芯片成本。

為了解決上述問題，本發(fā)明提供一種互連結(jié)構(gòu)的制造方法，包括以下步驟：

提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有嵌套層，所述嵌套層包括位于中心的第一催化劑層、圍繞所述第一催化劑層的第一介質(zhì)層以及貫穿第一催化劑層的多個銅支撐柱；

在所述嵌套層上形成石墨烯納米帶；

去除所述第一催化劑層，所述石墨烯納米帶、銅支撐住、第一介質(zhì)層以及半導(dǎo)體襯底形成密閉空腔；