[發明專利]SiGe源/漏區制造方法

有效

• 申請號: 201210183117.9
• 申請日: 2012-06-05
• 公開（公告）號: CN103456637A
• 公開（公告）日: 2013-12-18
• 發明（設計）人: 劉佳磊
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/265
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術領域

本發明涉及半導體制造領域，尤其涉及一種SiGe源/漏區制造方法。

背景技術

MOSFET（金屬氧化物半導體場效應晶體管）尺寸的減小，不斷地改進了集成電路的速度、性能、密度和功能單位成本。進入90nm工藝時代后，隨著集成電路器件尺寸的大幅度減少，源/漏極的結深越來越淺，需要采用選擇性外延技術（SEG）以增厚源/漏極（elevated?source/drain）來作為后續硅化（silicide）反應的犧牲層（sacrificial?layer），從而降低串聯電阻，而對于65/45nm技術工藝，一種提升PMOS晶體管性能的方法是：刻蝕PMOS源/漏極形成源/漏區凹槽（即源/漏區Sigma?shape，“Ω”形狀），然后在源/漏區（S/D）凹槽內部外延SiGe層來引入對溝道的壓應力（compressive?stress），這種應力使得半導體晶體晶格發生畸變（拉伸或壓縮），生成溝道區域內的單軸應力（uniaxial?stress），進而影響能帶排列和半導體的電荷輸送性能，通過控制在最終器件中的應力的大小和分布，提高空穴（hole）的遷移率（mobility），從而改善器件的性能。

通常通孔或溝槽的填充的行為會受到通孔或溝槽的深寬比(Aspect?ratio)、通孔或溝槽的密度(Pattern?density)、填充材料的厚度、填充材料的化性(高分子結構和分子量)的影響。如圖1所示，在該方法中，在同一晶圓上器件排布密度不同，器件密集區（Dense?area）和器件稀疏區（ISO?area）的源/漏區凹槽密度不同，因而會造成SiGe的外延生長速率不同，使得相同深度的器件稀疏區（ISO?area）和器件密集區（Dense?area）的源/漏區凹槽填充的SiGe出現高低落差，特別是器件密集區（Dense?area）的源/漏區凹槽填充的SiGe出現凹陷，產生避免出現負載效應（loading?effect），這種情況容易造成溝道引入的單軸應力效果會退化甚至消失。

發明內容

本發明的目的在于提供一種SiGe源/漏區制造方法，能夠避免器件密集區的源/漏區凹槽填充SiGe出現凹陷，使得器件密集區與器件稀疏區的SiGe源/漏區的厚度保持一致，避免出現負載效應。

為了解決上述問題，本發明提供一種SiGe源/漏區制造方法，包括以下步驟：

提供一襯底，所述襯底上形成有器件密集區與器件稀疏區；

在所述襯底上方形成圖案化的掩膜層，所述圖案化的掩膜層暴露出所述器件密集區的各個源/漏區；

以所述圖案化的掩膜層為掩膜，對所述器件密集區的各個源/漏區進行摻雜離子注入；

去除所述圖案化的掩膜層，并刻蝕所述器件密集區與器件稀疏區的源/漏區的襯底，形成源/漏區凹槽，且所述器件密集區的源/漏區凹槽比器件稀疏區的淺；

在所述器件密集區與器件稀疏區的源/漏區凹槽中沉積或外延生長SiGe，形成SiGe源/漏區。

進一步的，所述圖案化的掩膜層包括光阻層、SiO₂及SiN中的至少一種。

進一步的，所述摻雜離子包括P、B、BF₂、As、Ge、Ar、C、O、N、F、Si、S及Cl中的至少一種。

進一步的，所述摻雜離子注入的能量為1KeV~5000KeV，劑量為1e10/cm²~1e22/cm²。

進一步的，所述方法包括：在所述摻雜離子注入之后，對所述襯底進行退火處理。

進一步的，對所述襯底進行退火處理的氣體包括N₂，Ar，He及H₂中的至少一種。

進一步的，對所述襯底進行退火處理的溫度為100℃~1400℃。

進一步的，采用干法刻蝕或濕法刻蝕的方法刻蝕所述器件密集區與器件稀疏區的源/漏區的襯底，形成源/漏區凹槽。

進一步的，所述源/漏區凹槽的深度為1nm~500nm。

進一步的，在源/漏區凹槽中沉積SiGe的方法為CVD、PVD、MBE或ALD。

進一步的，在源/漏區凹槽中沉積SiGe的溫度為0℃~1400℃。