[發明專利]半導體器件及制造方法

無效

• 申請號: 201210181674.7
• 申請日: 2012-06-04
• 公開（公告）號: CN102810330A
• 公開（公告）日: 2012-12-05
• 發明（設計）人: S·沙曼維德姆;B·保羅;S·克里斯南;S·巴拉薩布拉曼寧
• 申請（專利權）人: 格羅方德半導體公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

技術領域

本發明涉及半導體器件及其制造方法，尤其涉及到具有P溝道場效應晶體管（PFET）作為通柵（passgate）裝置的靜態隨機存取存儲器（SRAM）裝置及其制造。

背景技術

通過使用多個互連場效應晶體管（FET）來實現大部分目前的集成電路（IC）。FET包括作為控制電極的柵極和形成在半導體基板中且其中電流可以流動的間隔開的源極和漏極。施加到柵極的控制電壓控制通過源漏區域之間的溝道的電流的流動。取決于在工藝中的摻雜，FET可以是n溝道裝置（NFET）或p溝道裝置（PFET）。

最重要的半導體器件之一是應用在許多苛刻的存儲器應用中的靜態隨機存取存儲器（SRAM）單元。按照慣例，六晶體管（6T）SRAM單元包括用于上拉操作的兩個PFET、用于下拉的兩個NFET、和用于輸入/輸出（即，通柵（passgate）或傳送）存取的兩個NFET。一個傳統的6T?SRAM單元100是顯示在圖1中。P1（102）和N1（104）形成一個逆變器，這與通過P2（106）和N2（108）所形成的另一個逆變器交叉耦合。N3（110）和N4（112）是NFET通柵存取器件，控制從SRAM單元100讀取和寫入到SRAM單元100。欲形成SRAM陣列，多個（往往數百萬）SRAM單元100被排列成行(row)與列(column)，其中同一行的單元共享一條字線（WL）114，而同一列的單元共享BLT（116）和BLC（BLT的邏輯互補）118的相同的位線（BL）對。

在待命期間，WL?114是在邏輯低（即VSS或接地120）且位線（116和118）都偏置到VDD電壓水平121。因此，NFET通柵器件N3（110）和N4（112）關閉。在P1（102）和N2（108）為ON（即導電）且P2（106）和N1（104）為OFF下，在SRAM單元100中維持邏輯1。這會導致單元節點122是在邏輯高（即VDD）而單元節點124在邏輯低（即接地）。相反，當P2（106）和N1（104）為ON，且P1（102）和N2（108）為OFF時，在SRAM單元100中維持邏輯0，這迫使單元節點124至邏輯高且單元節點122至邏輯低。

在讀取操作期間，在激活字線114時，BLT（116）或BLC（118）從其待命邏輯高水平被下拉，這會導致NFET通柵導電。如果單元是在邏輯0，則BLT被拉低，而如果單元是在邏輯1，則BLC被拉低。感應放大器檢測此并產生數字信號給要求存儲器讀取操作的外部電路。此外，在寫入操作中，可存儲邏輯1或邏輯0。欲寫入邏輯1，BLT116被驅動為高且BLC?118為低，這會關閉N1（104）和P2（106），同時打開N2（108）和P1（102）。相反，欲寫入0，迫使BLT?116至低和BLC?118至高。

SRAM單元100是專為滿足對于一個給定的存儲器大小和工藝的讀取穩定性的最低水平而設計。讀穩定性可以大致定義為SRAM單元100在讀取操作期間會翻轉其存儲的二進制值的概率。SRAM單元100在讀取操作期間更容易受到噪聲影響，因為當通過在字線114上的高信號激活NFET?118時，在低節點的電壓（例如節點124）會因為在預先充電的位線118和接地節點120之間的NFET?108和112的分壓而上升。在相鄰的晶體管（如NFET?108和112）的閾值電壓中的不匹配是降低SRAM單元100的可得靜態噪聲容限并因此減少了讀穩定性。因此，很常通過使NFET?108大于NFET?112來增加NFET108相對于NFET?112的跨導的比例。

然而，已知NFET比PFET有更大的變異性。從歷史上看，NFET的變異性在較大的幾何結構（例如，65nm左右）中還可被容忍，然而，在低于22nm的幾何結構，變異性的影響變得更加突出且對于SRAM單元操作會有損害。因此，仍需提供一種制造形成減少NFET的變異性的影響的SRAM單元的集成電路的方法。此外，希望提供一種SRAM單元，能夠減少NFET的變異性，同時保持SRAM的性能并促進在小幾何結構實作中形成SRAM集成電路的高密度。此外，從隨后的詳細說明和所附的權利要求，配合附圖和前述技術領域與背景，本發明的其它可取的特征和特性將變得明顯。

發明內容