[發明專利]用于增強閂鎖免疫性的有源拼接布局

無效

• 申請號: 201210178054.8
• 申請日: 2012-06-01
• 公開（公告）號: CN102810124A
• 公開（公告）日: 2012-12-05
• 發明（設計）人: R·S·魯思;M·A·卡尼;B·J·佩珀特;任具祥;J·L·沃納
• 申請（專利權）人: 飛思卡爾半導體公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 金曉

技術領域

本發明主要涉及半導體器件領域。在一個方面中，本發明涉及使用拼接（tile）特征來增強集成電路的閂鎖免疫性（latch-up?immunity）。

背景技術

閂鎖這樣一種情況，其中在很多CMOS結構中固有的寄生器件導致CMOS結構進入與其正常操作無關的電氣狀態。這種狀態經常表現為可能這樣的異常高電流導電狀態，其可以是瞬時的、可以在觸發激勵被去除后消失，或者也可以是在結構只要被持續供電在該狀態下結構變為凍結的情況下是持久性的。除非閂鎖狀態下的電流以某種方式受限，否則也有可能是破壞性的。不幸的是，閂鎖問題會隨著CMOS器件和電路尺寸按比例縮小而增加，要求芯片設計者為了避免閂鎖而做出通常是增大器件和/或電路面積的設計折衷以優化結構。

因此，需要有改進的CMOS結構和方法以提供增強的閂鎖免疫性，從而克服例如以上列舉的現有技術中的問題。對于本領域技術人員來說，常規工藝和技術的更多局限性和缺點將在參照附圖和以下的詳細說明在閱讀了本申請的其余內容之后變得顯而易見。

附圖說明

在結合以下附圖研讀了以下對優選實施例的詳細說明之后即可理解本發明并獲知其各種目標、特征和優點，在附圖中：

圖1示出了部分內部芯片區域的頂部俯視圖，其中根據在電路區域之間保持空白區的拼接布局算法布置了虛擬拼接以改善化學機械拋光的均勻性；

圖2a-2c以頂部俯視圖示出了部分內部芯片區域的示例性實施例，其中有源拼接被布置在電路區域之間的空白區內并且被連接在一起以增強閂鎖免疫性；

圖3以截面圖的形式示出了一部分半導體襯底，其中隔離區被形成在有源拼接區之間，這有助于隔離區的拋光均勻性；

圖4示出了在阱區被形成在隔離區之間的有源拼接區中之后的圖3之后的加工；

圖5示出了圖4之后的加工，此后硅化物區被形成在阱區上；

圖6示出了圖5之后的加工，此后絕緣層被形成在襯底上；

圖7示出了圖6之后的加工，此后通往硅化物區的金屬觸點被形成在絕緣層內；

圖8示出了圖7之后的加工，此后導體層被形成在襯底上以將金屬觸點連接至任何適當的供電電壓；以及

圖9以流程圖的形式示出了用于在管芯上的預定區域內布置有源拼接并將有源拼接連接或連通至參考供電電壓的示范性設計方法。

應該意識到為了圖示的簡單和清楚起見，附圖中所示元件并非一定是按比例繪制。例如，部分元件的尺寸相對于其他元件有所放大，目的是為了促進和改善清晰度和理解度。而且，在認為合適時，附圖標記可以在各附圖中重復出現以表示相應或類似的元件。

具體實施方式