[發明專利]用于增強閂鎖免疫性的有源拼接布局

無效

• 申請號: 201210178054.8
• 申請日: 2012-06-01
• 公開（公告）號: CN102810124A
• 公開（公告）日: 2012-12-05
• 發明（設計）人: R·S·魯思;M·A·卡尼;B·J·佩珀特;任具祥;J·L·沃納
• 申請（專利權）人: 飛思卡爾半導體公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 金曉

1.一種用于制造半導體器件的方法，包括：

提供第一導電類型的半導體襯底，包括間隔開的多個拼接以促進在半導體襯底內形成的一個或多個淺槽隔離區的平坦化學機械拋光；

在多個拼接中每一個的頂表面處形成對應的第一導電類型的多個連接區域；

形成金屬互連結構與所述多個連接區域相接觸，以用于將所述多個拼接電連接至預定的供電電壓從而提供閂鎖保護。

2.如權利要求1所述的方法，其中提供半導體襯底包括：

提供具有頂表面的半導體襯底；

在半導體襯底內形成至少一個溝槽開口，該溝槽開口由從半導體襯底形成的多個拼接界定；

沉積絕緣材料以覆蓋多個拼接和填充至少一個溝槽開口；并且

平坦化絕緣材料以形成一個或多個淺槽隔離區。

3.如權利要求1所述的方法，其中形成多個連接區域包括在多個連接區域中每一個的頂表面處形成硅化物層。

4.如權利要求1所述的方法，其中形成多個連接區域包括在從半導體襯底形成的并且具有相對較輕摻雜的多個p型拼接中形成多個重摻雜的p區。

5.如權利要求4所述的方法，其中形成金屬互連結構包括將金屬互連結構形成為與多個重摻雜的p區導電接觸，以用于將多個拼接電連接至接地供電電壓。

6.如權利要求1所述的方法，其中形成多個連接區域包括在從半導體襯底形成的并且具有相對較輕摻雜的多個n型拼接中形成多個重摻雜的n區。

7.如權利要求6所述的方法，其中形成金屬互連結構包括將金屬互連結構形成為與多個重摻雜的n區導電接觸，以用于將多個拼接電連接至電源供電電壓。

8.如權利要求1所述的方法，其中多個拼接被布置用于抑制由化學機械平坦化CMP導致的凹陷。

9.如權利要求1所述的方法，其中多個拼接被定位在各電路模塊區域之間。

10.如權利要求1所述的方法，其中多個拼接被定位成靠近有閂鎖風險的內部電路區域。

11.一種用于在集成電路設計中布置有源拼接的方法，包括：

接收初始電路設計平面圖，該初始電路設計平面圖規定了用于集成電路設計的多個功能電路模塊的布局；

根據第一拼接布局算法在初始電路設計平面圖中布置多個虛擬拼接；

根據第二拼接布局算法將多個有源拼接布置在初始電路設計平面圖中以提高閂鎖免疫性；

修改初始電路設計平面圖以將多個有源拼接電連接至供電電壓。

12.如權利要求11所述的方法，進一步包括在半導體晶片上加工出集成電路設計以包括電連接至供電電壓的多個有源拼接。

13.如權利要求11所述的方法，其中布置多個有源拼接包括根據第二拼接布局算法在初始電路設計平面圖中將多個虛擬拼接中的一個或多個轉換為有源拼接。

14.一種集成電路器件，包括：

其中形成有一個或多個溝槽隔離區的半導體襯底；以及

設置在半導體襯底上的多個有源拼接結構，用于避免因對形成在半導體襯底內的一個或多個溝槽隔離區進行化學機械拋光而導致凹陷，其中多個有源拼接結構均包括至少位于頂表面處的高度摻雜區域、形成在高度摻雜區域上的硅化物層和電連接至硅化物層并且電連接至預定供電電壓端子，例如電源供電或接地供電電壓端子的一個或多個導電布線層。

15.如權利要求14所述的集成電路器件，其中半導體襯底包括p型襯底或阱，并且高度摻雜區域包括通過硅化物層和一個或多個導電布線層電連接至接地供電電壓的P+區域。

16.如權利要求14所述的集成電路器件，其中半導體襯底包括n型襯底或阱，并且高度摻雜區域包括通過硅化物層和一個或多個導電布線層電連接至電源供電電壓的N+區域。

17.如權利要求14所述的集成電路器件，其中一個或多個導電布線層包括：

形成在電介質層內用于接觸硅化物層的導電接觸結構或通孔；以及

形成在電介質層上用于接觸導電接觸結構或通孔的供電電壓導體層。

18.如權利要求14所述的集成電路器件，進一步包括形成在半導體襯底內的一個或多個有源電路區域，其中多個有源拼接結構被定位在有源電路區域以外。