[發明專利]電容失配校正電路和電容失配校正方法

有效

• 申請號: 201210177165.7
• 申請日: 2012-05-31
• 公開（公告）號: CN102684697A
• 公開（公告）日: 2012-09-19
• 發明（設計）人: 殷秀梅;張弛;曹靖
• 申請（專利權）人: 北京昆騰微電子有限公司
• 主分類號: H03M1/10
• 分類號: H03M1/10
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及電子電路領域，尤其涉及一種電容失配校正電路和電容失配校正方法。

背景技術

如圖1所示，為現有技術中電容并聯電路的電路圖，該電容并聯電路包括兩個以上并聯連接的電容C1、C2、……、Cn，其中，n為大于或等于2的自然數。當圖1所示電容并聯電路應用在集成電路中時，理論上，電容C1、C2、……、Cn之間的電容值應該匹配，但是，如果電容C1、C2、……、Cn之間的電容值不匹配即失配，會限制電容并聯電路的效能，進而影響整個集成電路的精準度。因此，如何校正電容值失配是一個重要的設計要素。

為了保證電容C1、C2、……、Cn之間的電容值匹配，可以采用串并聯相結合的電容校正方案，將各個電容用電容的組合來實現，如圖2所示，為現有技術中采用電容組實現電容的電路示意圖，電容C0~C6、Ca~Ce以串、并聯相結合的方式連接，一組開關b0~b6分別控制電容C0~C6的連接方式，從而控制整個電容組的取值，實現調節電容的大小，進而達到校正電容之間失配的目的。該校正技術存在如下缺陷：該校正技術用一個電容組代替單個電容，改變了集成電路的原有電路結構；此外，并聯電容電路具有多個電容，需要采用多個電容組，多個電容組具有較大的面積和較高的復雜度，大大增加了集成電路的面積和復雜度。

發明內容

本發明提供一種電容失配校正電路和電容失配校正方法，用以實現校正電容間的失配，同時保持集成電路的原有電路結構不變，降低對集成電路的面積和復雜度的影響。

本發明提供一種電容失配校正電路，應用于集成電路，所述集成電路包括電容并聯電路，所述電容并聯電路包括兩個以上并聯連接的電容，所述電容失配校正電路集成在所述集成電路中，所述電容失配校正電路用于提供校正信號，將所述校正信號發送到所述集成電路的節點或支路，所述校正信號用于對所述節點或支路的信號進行補償以對所述電容并聯電路的電容失配進行校正。

本發明還提供一種電容失配校正方法，應用于集成電路，所述集成電路中包括電容并聯電路，所述電容并聯電路包括兩個以上并聯連接的電容，所述方法包括：

提供校正信號；

將所述校正信號發送到所述集成電路的節點或支路，所述校正信號用于對所述節點或支路的信號進行補償以對所述電容并聯電路的電容失配進行校正。

在本發明中，電容失配校正電路提供校正信號并將校正信號發送到集成電路的節點或支路，通過校正信號對該節點或支路的信號進行補償來完成對電容并聯電路的電容失配進行校正，相較于現有技術，不需要改變集成電路的原有電路結構，此外，電容失配校正電路的面積和復雜度均小于現有技術中的電容組，從而對集成電路的面積和復雜度的影響較小。

附圖說明

圖1為現有技術中電容并聯電路的電路圖；

圖2為現有技術中采用電容組實現電容的電路示意圖；

圖3為本發明電容失配校正電路第一實施例的電路示意圖；

圖4為本發明電容失配校正電路第二實施例的電路示意圖；

圖5為本發明電容失配校正電路第三實施例的電路示意圖；

圖6為本發明電容失配校正電路第三實施例中流水線模數轉換器的電路示意圖；

圖7為本發明電容失配校正電路第三實施例的電路示意圖；

圖8為本發明電容失配校正方法第一實施例的流程示意圖；

圖9為本發明電容失配校正方法第二實施例的流程示意圖；

圖10為本發明電容失配校正方法第三實施例的流程示意圖。

具體實施方式

下面結合說明書附圖和具體實施方式對本發明作進一步的描述。

如圖3所示，為本發明電容失配校正電路第一實施例的電路示意圖，電容失配校正電路311應用于集成電路31，集成電路31中包括電容并聯電路312，電容并聯電路312包括兩個以上并聯連接的電容C1、C2、……、Cn，n為大于或等于2的自然數，各個電容C1、C2、……、Cn可以為電容的組合。

當電容C1、C2、……、Cn失配引起集成電路31的節點或支路的信號的誤差是與輸入電容并聯電路312的信號Vin無關的“加性”誤差時，會使得校正電容失配變得容易，即無論輸入多大的信號，只需根據電容C1、C2、……、Cn之間的匹配誤差，在集成電路31的節點或支路上“加上”或“減去”相對應的誤差信號即可。