[發明專利]在掩模制備期間修改摻雜區域設計布局以調節器件性能的方法和系統

有效

• 申請號: 201210175273.0
• 申請日: 2012-05-30
• 公開（公告）號: CN103094176A
• 公開（公告）日: 2013-05-08
• 發明（設計）人: 林渼璇;王琳松;林志勛;趙志剛
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/70
• 分類號: H01L21/70;H01L27/02
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

技術領域

本發明一般地涉及半導體領域，更具體地來說，涉及集成電路器件的系統及其制造方法。?

背景技術

半導體集成電路（IC）工業經歷了快速增長。在IC演進的過程中，功能密度（即，每單位芯片面積互連器件的數量）普遍增加，同時幾何尺寸（即，可以使用制造工藝制造的最小部件（或線））減小。這種比例縮小工藝通常通過增加生產效率和降低相關成本來提供優勢。這種比例縮小還增加了處理和制造IC的復雜度，并且對于將要實現的這些進步，需要IC處理和制造的類似發展。?

發明內容

為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種方法，包括：接收集成電路設計布局，所述集成電路設計布局被設計為限定集成電路，其中，所述集成電路設計布局包括摻雜部件布局；標識所述集成電路中用于器件性能修改的區域；以及在掩模制備工藝期間修改所述摻雜部件布局中對應于所述集成電路的標識區域的部分，從而提供修改的摻雜部件布局。?

在該方法中，在所述掩模制備工藝的光學鄰近校正工藝期間實施修改所述摻雜部件布局中對應于所述集成電路的標識區域的部分。?

該方法還包括：在所述掩模制備工藝期間標識所述集成電路中用于器件性能修改的區域。?

在該方法中，標識所述集成電路中用于器件性能修改的區域包括：標?識用于減小泄露電流的晶體管。?

在該方法中，所述摻雜部件布局的所述部分限定用于形成所述集成電路的摻雜區域的抗蝕劑層的臨界尺寸；以及修改所述摻雜部件布局中對應于所述集成電路的標識區域的部分包括修改所述抗蝕劑層的所述臨界尺寸。?

在該方法中，修改所述抗蝕劑層的所述臨界尺寸包括減小所述臨界尺寸。?

該方法還包括：根據所述修改的摻雜部件布局來制造掩模。?

該方法還包括：使用根據所述修改的摻雜部件布局制造的掩模在所述集成電路的襯底中形成摻雜區域。?

在該方法中，使用根據所述修改的摻雜部件布局制造的掩模在所述集成電路的襯底中形成所述摻雜區域包括：使用所述掩模在所述襯底的上方形成圖案化抗蝕劑層。?

根據本發明的另一方面，提供了一種方法，包括：接收摻雜部件設計布局，所述摻雜部件設計布局限定用于形成集成電路器件的摻雜區域的抗蝕劑層的臨界尺寸；在掩模制備工藝期間修改所述摻雜部件設計布局以調節所述集成電路器件的性能，其中，修改包括修改所述臨界尺寸；以及根據修改的摻雜部件設計布局制造掩模。?

在該方法中，在掩模制備工藝期間修改所述摻雜部件設計布局包括：在光學鄰近校正工藝期間修改所述摻雜部件設計布局。?

在該方法中，修改所述臨界尺寸包括減小所述臨界尺寸。?

該方法還包括：使用根據所述修改的摻雜部件設計布局制造的掩模在襯底中形成摻雜區域。?

在該方法中，形成所述摻雜區域包括：形成晶體管的輕摻雜源極區域和輕摻雜漏極區域。?

在該方法中，使用根據所述修改的摻雜部件設計布局制造的掩模在所述襯底中形成所述摻雜區域包括：使用所述掩模在所述襯底的上方形成圖案化抗蝕劑層，其中，所述圖案化抗蝕劑層具有露出所述襯底的開口；以及對露出的襯底實施離子注入工藝。?

在該方法中，修改所述臨界尺寸包括增加所述離子注入工藝的注入劑量。?

在該方法中，在所述掩模制備工藝期間修改所述摻雜部件設計布局以調節所述集成電路器件的性能包括：修改所述摻雜部件設計布局以減小晶體管的泄露電流。?

在該方法中，修改所述臨界尺寸包括減小所述臨界尺寸。?

根據本發明的又一方面，提供了一種用于制造集成電路器件的系統，所述系統包括：掩模制造實體，可操作地用于制造掩模，其中，所述掩模制造實體包括：計算機可讀介質，存儲用于通過至少一個計算機處理器執行的多個指令，其中，指令用于：接收摻雜部件設計布局，所述摻雜部件設計布局限定用于形成集成電路器件的摻雜區域的抗蝕劑層的臨界尺寸，修改所述摻雜部件設計布局以調節所述集成電路器件的性能，其中，修改包括修改所述臨界尺寸，以及根據修改的摻雜部件設計布局制造掩模。?

在該集成電路器件制造系統中，修改所述臨界尺寸包括減小所述臨界尺寸。?

附圖說明

當結合附圖進行閱讀時，根據以下詳細描述更好地理解本發明。應該強調的是，根據工業中的標準實踐，各種部件沒有按比例繪制并且僅用于說明的目的。實際上，為了討論的清楚，可以任意增加或減小各種部件的尺寸。?