[發(fā)明專利]半導(dǎo)體存儲(chǔ)裝置及字線譯碼布線方法

無效

• 申請(qǐng)?zhí)枺?/td>: 201210173803.8
• 申請(qǐng)日: 2012-05-30
• 公開（公告）號(hào): CN103456350A
• 公開（公告）日: 2013-12-18
• 發(fā)明（設(shè)計(jì)）人: 黃永昌;郭靖;陳華;馬吉平
• 申請(qǐng)（專利權(quán)）人: 輝達(dá)公司
• 主分類號(hào): G11C11/413
• 分類號(hào): G11C11/413
• 代理公司: 北京市磐華律師事務(wù)所 11336
• 代理人: 董巍;顧珊

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體存儲(chǔ)領(lǐng)域，具體涉及一種半導(dǎo)體存儲(chǔ)裝置及字線譯碼布線方法。

背景技術(shù)

在當(dāng)今的芯片中，內(nèi)存經(jīng)常需要消耗大量的芯片面積，并且，內(nèi)存也是經(jīng)常成為限制芯片在較低運(yùn)行電壓和較高速度上運(yùn)行的一個(gè)瓶頸。例如，靜態(tài)隨機(jī)存取存儲(chǔ)器（static?random?access?memory，SRAM）經(jīng)常占據(jù)較大的金屬布線資源，在布局布線(P&R)設(shè)計(jì)中，容易產(chǎn)生嚴(yán)重的金屬層布線擁塞的問題。

對(duì)于SRAM而言，設(shè)計(jì)的重點(diǎn)是字線（word?line，WL），而不是時(shí)鐘。如果字線的寄生電阻電容（RC）過大，會(huì)造成字線的信號(hào)不是理想的方波，而有很大的斜率，斜率和走線的長度成平方關(guān)系，這樣，就會(huì)顯著影響目標(biāo)頻率和Vcc_min。早期地，每進(jìn)行一次代線升級(jí)，字線上的RC就會(huì)增加兩倍多，而從40nm（納米）開始，則會(huì)增加到4-10倍。因此需要盡量減少寄生RC延遲，從而提高字線的質(zhì)量。

業(yè)界SRAM的物理實(shí)現(xiàn)最通常采用單邊驅(qū)動(dòng)方式（single-driven方式），即地址譯碼及驅(qū)動(dòng)邏輯被布置在整個(gè)存儲(chǔ)陣列的一側(cè)，字線自譯碼輸出貫穿整個(gè)存儲(chǔ)單元陣列。在進(jìn)入65nm以下工藝后，存儲(chǔ)陣列字線自身的RC延遲已嚴(yán)重影響SRAM性能及良率。由于RC延遲與走線長度成平方關(guān)系，電路設(shè)計(jì)中需要通過將長距離走線的字線分割成較短字線來改善字線斜率及延遲。

現(xiàn)有技術(shù)中經(jīng)常考慮采用中間驅(qū)動(dòng)（center-driven）的方式縮短字線的長度，例如，可將整個(gè)存儲(chǔ)陣列劃分成兩個(gè)較小的存儲(chǔ)陣列，在兩個(gè)存儲(chǔ)陣列的中間進(jìn)行布線。但是，這種中間驅(qū)動(dòng)的方式，中間的走線非常密集，布線設(shè)計(jì)復(fù)雜，并且不能充分利用共同的控制邏輯和芯片面積。現(xiàn)有技術(shù)的另一種實(shí)現(xiàn)中，如圖1所示，采用一種全局驅(qū)動(dòng)(global-driven)方式,其以中間驅(qū)動(dòng)方式為基礎(chǔ)。在SRAM100中，在上金屬層（如M5層）完成字線的譯碼布線，包括通過預(yù)譯碼器110的預(yù)譯碼和通過終譯碼器120的終譯碼，然后在M5層下面的金屬層（如M3層）與存儲(chǔ)陣列141和存儲(chǔ)陣列142連接。雖然全局性驅(qū)動(dòng)方式解決了上述中間驅(qū)動(dòng)方式的一些問題，但是，上金屬層的布線變得非常擁擠，而且，由于電源和接地信號(hào)也位于上金屬層，所以需要進(jìn)行字線的屏蔽。

在上述過程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在如下問題：

為改善字線信號(hào)質(zhì)量而導(dǎo)致布線擁塞。

發(fā)明內(nèi)容

針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明提供了一種半導(dǎo)體存儲(chǔ)裝置及字線譯碼布線方法，能夠在縮短走線長度的基礎(chǔ)上，實(shí)現(xiàn)簡單布線，從而節(jié)約了芯片面積，減小了寄生RC。

為達(dá)到上述目的，本發(fā)明的實(shí)施例采用如下技術(shù)方案：

本發(fā)明提供了一種半導(dǎo)體存儲(chǔ)裝置，包括：

存儲(chǔ)陣列，所述存儲(chǔ)陣列劃分為多個(gè)較小的存儲(chǔ)陣列；

預(yù)譯碼器，用于接收行地址并進(jìn)行所述行地址的第一次譯碼，所述預(yù)譯碼器在第一金屬層與所述第一次譯碼輸出的行地址線連接；

終譯碼器，用于接收經(jīng)第一次譯碼的行地址并進(jìn)行所述行地址的第二次譯碼，所述終譯碼器位于所述多個(gè)較小的存儲(chǔ)陣列之間，所述終譯碼器在所述第一金屬層下方的第二金屬層經(jīng)字線與所述存儲(chǔ)陣列連接，所述字線為所述第二次譯碼輸出的行地址線。

優(yōu)選的，經(jīng)所述預(yù)譯碼器第一次譯碼的行地址為獨(dú)熱碼。

優(yōu)選的，所述預(yù)譯碼器為多個(gè)。

優(yōu)選的，所述終譯碼器為多個(gè)，所述多個(gè)終譯碼器通過所述字線驅(qū)動(dòng)對(duì)應(yīng)的所述多個(gè)較小的存儲(chǔ)陣列。

本發(fā)明提供了一種字線譯碼布線方法，所述字線用于驅(qū)動(dòng)半導(dǎo)體裝置的存儲(chǔ)陣列，所述存儲(chǔ)陣列劃分為多個(gè)較小的存儲(chǔ)陣列，所述半導(dǎo)體存儲(chǔ)裝置包括第一金屬層和所述第一金屬層的下方的第二金屬層，所述方法包括：

接收行地址并在所述第一金屬層對(duì)第一次譯碼的行地址進(jìn)行布線；

接收所述第一次譯碼的行地址并在所述第二金屬層對(duì)第二次譯碼的行地址進(jìn)行布線。

優(yōu)選的，經(jīng)所述第一次譯碼的行地址為獨(dú)熱碼。

優(yōu)選的，多個(gè)預(yù)譯碼器進(jìn)行所述第一次譯碼。

優(yōu)選的，所述半導(dǎo)體存儲(chǔ)裝置為多端口半導(dǎo)體存儲(chǔ)器。

優(yōu)選的，多個(gè)終譯碼器進(jìn)行所述行地址的第二次譯碼，所述多個(gè)譯碼器通過所述字線驅(qū)動(dòng)對(duì)應(yīng)所述的多個(gè)較小的存儲(chǔ)陣列。

本發(fā)明實(shí)施例提供的半導(dǎo)體存儲(chǔ)裝置及字線譯碼布線方法，將預(yù)譯碼和終譯碼的布線分別在不同的金屬層實(shí)現(xiàn)，布線較為簡單，同時(shí)，節(jié)約了走線長度，減少寄生RC。另外，由于預(yù)譯碼的地址可為獨(dú)熱碼，預(yù)譯碼后的地址線不需要進(jìn)行遮蔽處理。