[發明專利]半導體器件及其制造方法

有效

• 申請號: 201210170314.7
• 申請日: 2012-05-28
• 公開（公告）號: CN103456782A
• 公開（公告）日: 2013-12-18
• 發明（設計）人: 殷華湘;秦長亮;馬小龍;徐秋霞;陳大鵬
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙) 11345
• 代理人: 陳紅

技術領域

本發明涉及一種半導體器件及其制造方法，特別是涉及一種具有全應變溝道的MOSFET及其制造方法。

背景技術

從90nm?CMOS集成電路工藝起，隨著器件特征尺寸的不斷縮小，以提高溝道載流子遷移率為目的應力溝道工程(Strain?Channel?Engineering)起到了越來越重要的作用。多種應變技術與新材料被集成到器件工藝中去，也即在溝道方向引入壓應力或拉應力從而增強載流子遷移率，提高器件性能。

例如，在90nm工藝中，采用嵌入式SiGe(e-SiGe)源漏或100晶向襯底并結合拉應力蝕刻阻障層(tCESL)來提供pMOS器件中的壓應力；在65nm工藝中，在90nm工藝基礎上進一步采用第一代源漏極應力記憶技術(SMT^×1)，并采用了雙蝕刻阻障層；45nm工藝中，在之前基礎上采用了第二代源漏極應力記憶技術(SMT^×2)，采用e-SiGe技術結合單tCESL或雙CESL，并采用了應力近臨技術(Stress?Proximity?Technique，SPT)，此外還針對pMOS采用110面襯底而針對nMOS采用100面襯底；32nm之后，采用了第三代源漏極應力記憶技術(SMT^×3)，在之前基礎之上還選用了嵌入式SiC源漏來增強nMOS器件中的拉應力。

另外，為了提供溝道區載流子遷移率，可以采用各種非硅基材料，例如(電子)遷移率依次增高的Ge、GaAs、InP、GaSb、InAs、InSb等等。

此外，向溝道引入應力的技術除了改變襯底、源漏材料，還可以通過控制溝道或側墻的材質、剖面形狀來實現。例如采用雙應力襯墊(DSL)技術，對于nMOS采用拉應力SiN_x層側墻，對于pMOS采用壓應力側墻。又例如將嵌入式SiGe源漏的剖面制造為∑形，改善pMOS的溝道應力。

通常而言，上述這些已得到廣泛應用的多種溝道應變技術大致可以分為兩類，也即(雙軸)全局襯底應變與單軸工藝誘導溝道應變。雙軸全局應變技術需要改變襯底材料，因此存在材料生長缺陷問題(例如襯底材料變化引起能級變化、態密度變化、載流子濃度變化等)、與CMOS器件工藝匹配問題、以及和超薄高k-氧化層界面態問題等。單軸局域應變技術因為采用工藝誘致應變，無需改變襯底，因此可以高效地選擇溝道應變而不會存在材料生長缺陷、CMOSI藝匹配問題，并且和超薄高k-氧化層界面良好，因此逐漸成為主流的技術。

然而，雙軸全局應變技術由于能在兩個軸向上提供良好的應力，可以較大地有效增加載流子遷移率，如果能改進雙軸工藝克服上述問題，實現優良的全應變溝道，克服現有技術的弊端而充分利用了雙軸應力的優點，這將有助于進一步提高器件性能并降低成本。

發明內容

由上所述，本發明的目的在于提供一種具有全應變溝道的新型MOSFET及其制造方法。

為此，本發明提供了一種半導體器件，包括襯底、襯底上的柵極堆疊結構、柵極堆疊結構下方的襯底中的溝道區、以及溝道區兩側的源漏區，其特征在于：溝道區下方以及兩側具有應力層，源漏區形成在應力層中。

其中，應力層具有∑或倒梯形截面。

其中，源漏區頂部具有硅化物層。

其中，源漏區頂部具有含硅的蓋層，在含硅的蓋層上具有硅化物層。

其中，源漏區包括源漏擴展區和重摻雜源漏區。

其中，對于PMOS而言，應力層的材料包括SiGe、SiSn、GeSn及其組合；對于NMOS而言，應力層的材料包括Si:C、Si:H、SiGe:C及其組合。

本發明還提供了一種半導體器件制造方法，包括：在襯底上形成柵極堆疊結構；在柵極堆疊結構兩側的襯底中刻蝕形成源漏溝槽，其中，源漏溝槽與柵極堆疊結構之間的部分襯底構成溝道區；在源漏溝槽中外延生長應力層，其中，應力層位于溝道區下方以及兩側；在應力層中形成源漏區。

其中，源漏溝槽具有∑或倒梯形截面。

其中，形成源漏溝槽的步驟進一步包括：刻蝕襯底形成上下等寬的第一溝槽；刻蝕第一溝槽的側壁形成第二溝槽。其中，第二溝槽相互連通。

其中，在外延生長應力層的同時，對應力層上部進行原位摻雜，形成源漏區。

其中，對應力層進行摻雜離子注入形成源漏區。

其中，形成源漏區之后，在源漏區的頂部形成硅化物層。

其中，形成源漏區之后，在源漏區的頂部先形成含硅的蓋層，然后在含硅的蓋層上形成硅化物層。