[發明專利]層疊型半導體裝置及其制造方法

有效

• 申請號: 201210170061.3
• 申請日: 2012-05-28
• 公開（公告）號: CN102800662A
• 公開（公告）日: 2012-11-28
• 發明（設計）人: 筑山慧至;福田昌利;渡部博;溝口慶太;小牟田直幸
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L23/488;H01L21/60
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 劉瑞東;陳海紅

技術領域

這里公開的實施方式一般地說涉及層疊型半導體裝置及其制造方法。

背景技術

為了實現半導體裝置的小型化、高功能化，在一個封裝內層疊多個半導體芯片并密封的SiP(System?in?Package，系統級封裝)構造的半導體裝置已經實用化。SiP構造的半導體裝置中，要求高速收發半導體芯片間的電氣信號。這樣的場合，在半導體芯片間的電氣連接采用微凸起。微凸起具有例如5~50μm左右的直徑，以10~100μm左右的間距在半導體芯片的表面形成。

用微凸起連接半導體芯片間的場合，在使設置于上下的半導體芯片的凸起彼此對位后，一邊加熱一邊壓接上下的半導體芯片，使凸起彼此連接。在上下的半導體芯片間的間隙，填充底部填充樹脂，以提高連接可靠性等。凸起連接時，芯片間的間隙若過度減少，則發生凸起的過度壓碎和/或伴隨其的短路。因而，要求維持上下的半導體芯片間的間隙。而且，凸起連接后若半導體芯片發生翹曲，則可能在凸起間產生連接不良(斷開不良)。因而，要求提高填充底部填充樹脂前的半導體芯片間的連接強度。

發明內容

層疊型半導體裝置中，存在提高填充底部填充樹脂前的半導體芯片間的連接強度的課題。

根據一個實施方式，提供一種層疊型半導體裝置，具備：第1半導體芯片，其具有具備第1連接區域和除上述第1連接區域以外的第1非連接區域的第1表面；第2半導體芯片，其具有具備與上述第1連接區域對向的第2連接區域和除上述第2連接區域以外的第2非連接區域的第2表面，層疊在上述第1半導體芯片上；第1凸起連接部，其設置在上述第1表面的上述第1連接區域和上述第2表面的上述第2連接區域之間，以電氣連接上述第1半導體芯片和上述第2半導體芯片；阻擋用突起，其在上述第1表面的上述第1非連接區域及上述第2表面的上述第2非連接區域的至少一方的區域局部地設置，且與上述第1非連接區域及上述第2非連接區域的另一方的區域以非粘接狀態接觸；粘接用突起，其在上述第1表面的上述第1非連接區域和上述第2表面的上述第2非連接區域之間局部地設置，與上述第1及第2表面粘接；和底部填充樹脂，其在上述第1半導體芯片的上述第1表面和上述第2半導體芯片的上述第2表面之間的間隙填充。

附圖說明

圖1是第1實施方式的層疊型半導體裝置的截面圖。

圖2A至圖2C是第1實施方式的層疊型半導體裝置的第1制造工序的截面圖。

圖3A及圖3B是第1實施方式的制造工序采用的第1及第2半導體芯片的凸起電極形成面的第1例的平面圖。

圖4是表示圖3A及圖3B所示第1半導體芯片和第2半導體芯片的組合狀態的平面透視圖。

圖5是半導體芯片的厚度和半導體芯片單體的翹曲量的關系示圖。

圖6A及圖6B是第1實施方式的制造工序采用的第1及第2半導體芯片的凸起電極形成面的第2例的平面圖。

圖7是表示圖6A及圖6B所示第1半導體芯片和第2半導體芯片的組合狀態的平面透視圖。

圖8A至圖8C是第1實施方式的層疊型半導體裝置的第2制造工序的截面圖。

圖9是第2實施方式的層疊型半導體裝置的截面圖。

圖10是采用圖9所示層疊型半導體裝置的半導體封裝的截面圖。

圖11是圖10所示半導體封裝的第1變形例的截面圖。

圖12是圖10所示半導體封裝的第2變形例的截面圖。

圖13是圖10所示半導體封裝的第3變形例的截面圖。

圖14A至圖14F是第2實施方式的層疊型半導體裝置的制造工序的截面圖。

圖15是第3實施方式的層疊型半導體裝置的截面圖。

圖16A至圖16C是第3實施方式的層疊型半導體裝置的制造工序的截面圖。

圖17A及圖17B是第3實施方式的制造工序采用的第1及第2半導體芯片的凸起電極形成面的平面圖。

圖18是表示圖17A及圖17B所示第1半導體芯片和第2半導體芯片的組合狀態的平面透視圖。

圖19是第3實施方式的層疊型半導體裝置的其他例的截面圖。

圖20A及圖20B是第4實施方式的制造工序采用的第1及第2半導體芯片的凸起電極形成面的第1例的平面圖。

圖21是表示圖20A及圖20B所示第1半導體芯片和第2半導體芯片的組合狀態的平面透視圖。

圖22A及圖22B是第4實施方式的制造工序采用的第1及第2半導體芯片的凸起電極形成面的第2例的平面圖。