[發明專利]一種FINFET動態隨機存儲器單元及其制備方法有效
| 申請號: | 201210161290.9 | 申請日: | 2012-05-22 |
| 公開(公告)號: | CN102683418A | 公開(公告)日: | 2012-09-19 |
| 發明(設計)人: | 劉立濱;梁仁榮;王敬;許軍 | 申請(專利權)人: | 清華大學 |
| 主分類號: | H01L29/78 | 分類號: | H01L29/78;H01L21/336 |
| 代理公司: | 北京清亦華知識產權代理事務所(普通合伙) 11201 | 代理人: | 張大威 |
| 地址: | 100084 北京*** | 國省代碼: | 北京;11 |
| 權利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關鍵詞: | 一種 finfet 動態 隨機 存儲器 單元 及其 制備 方法 | ||
技術領域
本發明屬于基本電氣元件領域,涉及半導體器件的制備,特別涉及一種FINFET動態隨機存儲器單元及其制備方法。
背景技術
隨著動態隨機存儲器(DRAM)單元的尺寸不斷減小,集成度越來越高。一方面,將一個晶體管(transistor)和一個電容器(capacitor)集成在一起的難度越來越高。另一方面,其對存儲信息具有破壞性的讀寫方式以及其短的數據保持時間,使得由刷新帶來的功耗不斷增加。因此,近年來,不包含電容器的一個晶體管(1T)DRAM單元引起了人們的廣泛關注,其原因可以歸結為該結構與傳統的具有一個晶體管一個電容器(1T1C)DRAM單元結構相比,工藝更加簡單并且與CMOS工藝兼容,同時,讀寫時不破壞存儲的數據,能夠獲得較高的數據保持時間。
這種1T?DRAM單元的結構示意圖如圖1所示,在絕緣體上硅(SOI)晶圓襯底上形成晶體管結構,以體區015為P型摻雜,源區013和漏區014為N型摻雜為例,當該1T?DRAM單元工作時,其產生的空穴貯藏在SOI層和埋層012之間形成的積累層中,也就是意味著空穴保存在靠近N+源區013和漏區014的地方。以這種方式存儲的空穴很容易被源區013和漏區014的關態泄漏電流收集,同時由于載流子復合效應的作用,使得存儲的空穴消失很快。限制了數據保持時間,使得其應用領域變窄。
發明內容
本發明旨在至少解決現有技術中存在的技術問題,特別創新地提出了一種FINFET動態隨機存儲器單元及其制備方法。
為了實現本發明的上述目的,根據本發明的第一個方面,本發明提供了一種FINFET動態隨機存儲器單元,其包括:襯底;體區,所述體區形成在所述襯底之上;源極、漏極和鰭,所述源極、漏極和鰭形成在所述體區之上,所述鰭位于源極與漏極之間;源極金屬層和漏極金屬層,所述源極金屬層形成在所述源極之上,所述漏極金屬層形成在所述漏極之上;柵介質層和柵極,所述柵介質層形成在所述鰭之上,所述柵極形成在所述柵介質之上;鈍化層,所述鈍化層形成在未被所述源極、漏極和鰭覆蓋的體區之上。
本發明的FINFET動態隨機存儲器單元將產生的載流子存儲在晶體管下方的體區中,利用晶體管的襯底偏置效應,通過調制器件體區內的電荷,使器件的閾值電壓發生變化以達到存儲信息的目的,本發明的動態隨機存儲器單元采用FinFET結構,提高了讀取和寫入效率,其通過檢測閾值電壓來實現讀操作,原理簡單,能夠獲得較快的速度,該結構在形成陣列時,各個單元之間相對獨立,可以按各種方向排列,增大了設計的自由性,該單元使用熱電子注入向體區內部注入電荷,以實現寫“1”操作,通過使源/襯或漏襯結正向偏置將存儲電荷泄放掉,以實現寫“0”操作。由于FinFET工作電流大,因此可以得到較高的寫速度。
為了實現本發明的上述目的,根據本發明的第二個方面,本發明提供了一種FINFET動態隨機存儲器單元的制備方法,其包括如下步驟:
S1:提供襯底;
S2:在所述襯底上形成體區;
S3:在所述體區上形成隔離層;
S4:光刻,刻蝕所述隔離層直至所述體區暴露;
S5:在步驟S4暴露的體區上形成外延層,在所述外延層上形成源極、漏極和鰭;
S6:在所述鰭上形成柵介質層,在所述柵介質層上形成柵極;
S7:在所述源極上形成源極金屬層,在所述漏極上形成漏極金屬層。
本發明的制備方法工藝簡單并且與傳統的CMOS工藝兼容,其形成的動態隨機存儲器單元在讀取的過程中,不會破壞存儲在體區內的電荷,提高了最大刷新時間。
本發明的附加方面和優點將在下面的描述中部分給出,部分將從下面的描述中變得明顯,或通過本發明的實踐了解到。
附圖說明
本發明的上述和/或附加的方面和優點從結合下面附圖對實施例的描述中將變得明顯和容易理解,其中:
圖1是現有技術中1T?DRAM單元的結構示意圖;
圖2是本發明FINFET動態隨機存儲器單元的一種優選實施方式的結構示意圖;
圖3-圖12是圖2中所示本發明FINFET動態隨機存儲器單元的工藝步驟示意圖。
附圖標記:
1襯底;2埋層;3體區;4隔離層;5光刻膠;6外延層;7鈍化層;8源極;9漏極;10鰭;11柵介質層;12柵極;13源極金屬層;14襯底電極。
具體實施方式
該專利技術資料僅供研究查看技術是否侵權等信息,商用須獲得專利權人授權。該專利全部權利屬于清華大學,未經清華大學許可,擅自商用是侵權行為。如果您想購買此專利、獲得商業授權和技術合作,請聯系【客服】
本文鏈接:http://www.szxzyx.cn/pat/books/201210161290.9/2.html,轉載請聲明來源鉆瓜專利網。
- 同類專利
- 專利分類





