[發明專利]一種大動態范圍高速光子相關器

有效

• 申請號: 201210160271.4
• 申請日: 2012-05-22
• 公開（公告）號: CN102798589A
• 公開（公告）日: 2012-11-28
• 發明（設計）人: 劉偉;陸文玲;申晉;魏佩瑜;馬立修;李震梅
• 申請（專利權）人: 山東理工大學
• 主分類號: G01N15/14
• 分類號: G01N15/14;G01N15/02;G01J11/00
• 代理公司: 上海君鐵泰知識產權代理事務所(普通合伙) 31274
• 代理人: 陳耀忠

1.一種大動態范圍高速光子相關器，其特征在于，包括一高速通道、一低速通道，還包括一FPGA芯片電路、一DSP芯片電路、一計算機，所述DSP芯片電路分別連接所述FPGA芯片電路、所述計算機；

所述FPGA芯片電路對高速通道進行運算，所述DSP芯片電路對低速通道進行運算。

2.根據權利要求1所述的一種大動態范圍高速光子相關器，其特征在于：所述FPGA芯片電路包括一采樣時間設置模塊、一復位模塊、一光子計數模塊、一FPGA相關運算模塊和一監視通道；

所述DSP芯片電路包括一DSP相關運算模塊、一存儲器，所述DSP相關運算模塊通過所述存儲器存儲光子計數值，形成通道所需要的延遲時間，并由所述DSP芯片電路的硬件乘法器完成光子計數值的乘法運算，擴展了所述光子相關器的動態范圍。

3.根據權利要求1所述的一種大動態范圍高速光子相關器，其特征在于：所述采樣時間設置模塊包括譯碼器、觸發器、計數器和比較器；所述采樣時間設置模塊通過對系統時鐘分頻得到采樣時鐘信號：采樣時鐘頻率等于輸入的系統時鐘頻率除以分頻系數，所述計算機根據用戶的設置計算出分頻系數，并發送給DSP芯片電路，DSP芯片電路再將分頻系數寫入FPGA芯片電路內部的采樣時間設置模塊，通過計數器對系統時鐘進行計數，并與分頻系數進行比較，實現對系統時鐘的分頻，即可得到預期的采樣時鐘信號。

4.根據權利要求3所述的一種大動態范圍高速光子相關器，其特征在于：所述復位模塊包括譯碼器和觸發器，所述復位模塊用于產生系統復位信號，當復位信號為高電平時，清空高速通道的相關函數值；當復位信號為低電平時，高速通道工作。

5.根據權利要求4所述的一種大動態范圍高速光子相關器，其特征在于：所述光子計數模塊包括兩個計數器、兩個鎖存器和多路數據選擇器；在采樣時鐘信號的驅動下，兩個所述計數器交替運行，實現對光子脈沖的無縫計數并將計數結果輸出給所述FPGA相關運算模塊。

6.根據權利要求5所述的一種大動態范圍高速光子相關器，其特征在于：所述高速通道包括12組相關通道，所述FPGA相關運算模塊包括12組相關運算通道，第一組相關運算通道包含16個相關通道單元，其他組相關運算通道結構相同，均包含8個相關通道單元。每個相關通道單元均包括移位寄存器、乘法器、數據類型轉換器、浮點累加器和鎖存器；

所述乘法器包括兩個輸入，所述光子計數模塊得到的光子計數值分別送入所述移位寄存器和所述乘法器，所述移位寄存器的輸出接入所述乘法器；輸入的兩個光子計數值在所述乘法器內進行相乘運算，運算結果通過數據類型轉換器由整形數轉換為32位浮點格式數，再送入浮點累加器進行累加，累加結果即為該通道的相關函數值，經過鎖存器鎖存后，輸出給所述DSP芯片電路。

7.根據權利要求6所述的一種大動態范圍高速光子相關器，其特征在于：所述監視通道包括兩個累加器和兩個數據類型轉換器；其中一個所述累加器由采樣時鐘信號的上升沿驅動，對采樣次數進行累加，獲得總采樣次數；另一個所述累加器對光子計數值進行累加，獲得總光子數；總采樣次數和總光子數分別通過數據類型轉換器由整形數轉換為32位浮點格式數后，輸出給所述DSP芯片電路。

8.根據權利要求1至7中任意一項所述的一種大動態范圍高速光子相關器，其特征在于：所述DSP芯片電路內的所述DSP相關運算模塊通過所述存儲器存儲光子計數值，形成通道所需要的延遲時間，并由DSP的硬件乘法器完成光子計數值的乘法運算，再對乘積進行累加，將累加結果轉換成32位浮點格式數，得到各通道的相關函數值，通過USB接口傳輸給所述計算機，所述計算機通過反演算法，得到顆粒的粒度分布。