[發(fā)明專利]一種形成雙應力刻蝕阻擋層的方法有效

申請?zhí)枺?/td>	201210158826.1	申請日：	2012-05-22
公開（公告）號：	CN102709246A	公開（公告）日：	2012-10-03
發(fā)明（設計）人：	徐強	申請（專利權）人：	上海華力微電子有限公司
主分類號：	H01L21/8238	分類號：	H01L21/8238
代理公司：	上海新天專利代理有限公司 31213	代理人：	王敏杰
地址：	201210 上海市浦***	國省代碼：	上海;31
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摘要：
搜索關鍵詞：	一種形成應力刻蝕阻擋方法
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【說明書】：

技術領域

本發(fā)明涉及一種形成雙應力層的方法，尤其涉及一種形成雙應力刻蝕阻擋層的方法。

背景技術

應變硅技術集成工藝在45納米節(jié)點已經得到大范圍的應用。所謂應變硅技術是指在摻雜區(qū)域上形成可在襯底上產生應力的應力層，該應力層的應用能夠增加源漏極中載流子的遷移率。沿溝道方向的壓應力可以提高空穴的遷移率，而沿溝道方向的拉應力可以提高電子的遷移率。為了對溝道內的載流子遷移率有明顯的改進，該引入應力的材料層通常形成于接近溝道的表面，通常可以在CMOS器件上直接形成具有應力的氮化硅蝕刻阻擋層來實現。即在NMOS的N型溝道表面形成拉應力SiN層，在PMOS的P型溝道表面形成壓應力SiN層。

然而，就目前工藝集成來說，不同應力SiN薄膜的交疊區(qū)域處理是一個難點，

如圖1A-1F所示，由圖1A可知，在NMOS區(qū)域1與PMOS區(qū)域2上沉積高拉應力氮化硅層3；由圖1B可知在NMOS區(qū)域1上的高拉應力氮化硅層3的上表面生成光刻阻擋層5，并將PMOS區(qū)域2上的高拉應力氮化硅層3完全移除；由圖1C可知，移除光刻阻擋層5并在NMOS區(qū)域1高拉應力氮化硅層3的上表面以及PMOS區(qū)域2上表面沉積高壓應力氮化硅層4；由圖1D可知，在PMOS區(qū)域2上的高壓應力氮化硅層4的上表面沉積光刻阻擋層5；由圖1E可知，移除NMOS區(qū)域1高拉應力氮化硅層3上表面的高壓應力氮化硅層4，由以上的工藝步驟得出，很容易因為高拉應力氮化硅層3與高壓應力氮化硅層4的交疊區(qū)域也就是連接處發(fā)生不規(guī)則形狀而造成良率的損失。目前對于交疊的問題，主要通過干法刻蝕工藝的調整或者在版圖設計時候加以考量以盡量減少對良率的影響，但是增加了工藝控制的難度。因此急需找到一種和現有工藝兼容，并且不產生工藝缺陷的工藝方法。

發(fā)明內容

發(fā)明公開了一種形成雙應力刻蝕阻擋層的方法。用以解決現有技術中高拉應力氮化硅層與高壓應力氮化硅層的交疊區(qū)域不平整，所造成良率損失的問題。

為實現上述目的，發(fā)明采用的技術方案是：

一種形成雙應力刻蝕阻擋層的方法，包括：具有NMOS區(qū)域與PMOS區(qū)域的半導體器件，其中，還包括以下工藝步驟：

步驟一，在NMOS區(qū)域與PMOS區(qū)域上方沉積高拉應力氮化硅層；

步驟二，在NMOS區(qū)域上方高拉應力氮化硅層的上表面生成光刻阻擋層，并對PMOS區(qū)域上高拉應力氮化硅層進行部分刻蝕，使PMOS區(qū)域上殘留部分高拉應力氮化硅層；

步驟三，對PMOS區(qū)域上的高拉應力氮化硅層進行第二次刻蝕，將殘留部分的高拉應力氮化硅層完全移除，同時NMOS區(qū)域上高拉應力氮化硅層未被光刻阻擋層覆蓋的側面也被刻蝕一部分；

步驟四，去除NMOS區(qū)域上光刻阻擋層；

步驟五，在所述NMOS區(qū)域上方高拉應力氮化硅層以及PMOS的上表面覆蓋高壓應力氮化硅層；

步驟六，在所述PMOS區(qū)域上方的高壓應力氮化硅層上表面生成光刻阻擋層，并對所述NMOS區(qū)域上方的高壓應力氮化硅層進行刻蝕，使NMOS區(qū)域上方的所述高拉應力氮化硅層完全露出；

步驟七，移除所述PMOS區(qū)域上方的所述光刻阻擋層。

上述的形成雙應力刻蝕阻擋層的方法，其中，所述步驟二中對PMOS區(qū)域上高拉應力氮化硅層進行部分刻蝕的方法為選擇性干法刻蝕方法。