[發(fā)明專利]一種內(nèi)存設(shè)備的布線方法

有效

• 申請?zhí)枺?/td>: 201210147610.5
• 申請日: 2012-05-14
• 公開（公告）號: CN102693338A
• 公開（公告）日: 2012-09-26
• 發(fā)明（設(shè)計）人: 吳少剛;張福新;周國強;張斌;徐鋒;崔太有
• 申請（專利權(quán)）人: 江蘇中科夢蘭電子科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 蘇州廣正知識產(chǎn)權(quán)代理有限公司 32234
• 代理人: 張利強

技術(shù)領(lǐng)域

本發(fā)明涉及計算機領(lǐng)域的內(nèi)存走線方法，尤其涉及印制電路板（PCB）設(shè)計中內(nèi)存部分走線方法。

背景技術(shù)

通常在內(nèi)存控制器的布局布線指導(dǎo)（Layout?Guide）中，印制電路板（PCB）內(nèi)存部分走線設(shè)計中，同一個數(shù)據(jù)組的信號線必須同層走線，并且保持過孔數(shù)量相同。也就是說，同一個數(shù)據(jù)組的信號線即使需要跳層走線，也必須同時跳線，以保證在經(jīng)過的走線層，各個信號線的走線線段（Cline）都等長，并且同一個數(shù)據(jù)組的信號線打孔數(shù)量相同。

不管是雙倍數(shù)據(jù)速率1（DDR1），還是雙倍數(shù)據(jù)速率2（DDR2），還是雙倍數(shù)據(jù)速率3（DDR3）中，內(nèi)存控制器的布局布線指導(dǎo)（Layout?Guide）中通常都有這個要求。一個數(shù)據(jù)組中，包括8個數(shù)據(jù)信號（DQ）、1個或者1對數(shù)據(jù)選通信號（DQS）、1個數(shù)據(jù)掩碼信號（DM）。在內(nèi)存的讀操作或者寫操作中，8個數(shù)據(jù)信號（DQ）及1個數(shù)據(jù)掩碼信號（DM）均是以數(shù)據(jù)選通信號（DQS）為參考。因此，在印制電路板（PCB）設(shè)計中，需要讓同一個數(shù)據(jù)組內(nèi)的各個信號線，在內(nèi)存控制器與內(nèi)存設(shè)備之間的總延時，相互之間的差值控制在一個很小的范圍。理想情況下，同一個數(shù)據(jù)組內(nèi)的各個信號線，在內(nèi)存控制器與內(nèi)存設(shè)備之間的總延時相等。

在多層印制電路板（PCB）中，分布在各個走線層的走線線段（Cline），單位長度的延時不一樣。尤其是內(nèi)層走線（Stripline）及外層走線（Microstrip）的單位長度的延時值相差較大。傳統(tǒng)走線方式中，同一數(shù)據(jù)組的信號線采用同層走線方式，能較好的保證同一個數(shù)據(jù)組內(nèi)的各個信號線總延時的差值控制在一個很小的范圍。

在有些印制電路板（PCB）設(shè)計中，由于主板面積小，或者內(nèi)存控制器與內(nèi)存設(shè)備之間的距離太近等原因，同一個數(shù)據(jù)組內(nèi)的信號線很難實現(xiàn)同層走線。如果強行按照同一個數(shù)據(jù)組內(nèi)的所有信號線同層走線，勢必會增加走線層數(shù)，或者拉大內(nèi)存控制器與內(nèi)存設(shè)備之間的距離，這樣均會增加印制電路板（PCB）的制作成本。

傳統(tǒng)的技術(shù)，印制電路板（PCB）設(shè)計中，當(dāng)內(nèi)存控制器的布局布線指導(dǎo)（Layout?Guide）中，要求同一個數(shù)據(jù)組的信號線必須同層走線，設(shè)計者通常會嚴格按照布局布線指導(dǎo)（Layout?Guide）去設(shè)計，甚至不惜成本。。

發(fā)明內(nèi)容

本發(fā)明主要解決的技術(shù)問題是提供一種內(nèi)存設(shè)備的布線方法，該方法允許同一個數(shù)據(jù)組內(nèi)的信號線通過多個走線層同時走線，且將各個信號線在內(nèi)存控制器與內(nèi)存設(shè)備之間的總延時的差值控制在一個很小的范圍。能夠解決主板面積小，或者內(nèi)存控制器與內(nèi)存設(shè)備之間的距離太近等情況下，強行按照同一個數(shù)據(jù)組內(nèi)的所有信號線同層走線，會增加印制電路板（PCB）的制作成本的問題。

為解決上述技術(shù)問題，本發(fā)明采用的一個技術(shù)方案是：提供一種內(nèi)存設(shè)備的布線方法，具體步驟包括：

（100）將同一個數(shù)據(jù)組的各個信號線，在內(nèi)存控制器與內(nèi)存設(shè)備之間連通，信號線從印制電路板的多個走線層同時走線；

（200）分別計算各個信號線的所有走線線段的延時：

??T_i=T_D*L_i

其中T_i為第i條走線線段的延時，T_D為走線線段單位長度的延時，L_i為第i條走線線段的長度；

（300）計算同一數(shù)據(jù)組內(nèi)各個信號線的總延時T_SUM：

T_SUM=???????????????????????????????????????????????=T₁+T₂+…….+T_N

假設(shè)信號線兩個端點之間由N個走線線段組成；

（400）通過調(diào)節(jié)各個信號線的表層線長或內(nèi)層線長，直至各個信號線的總延時的差值的絕對值控制在限制范圍內(nèi)。

在本發(fā)明一個較佳實施例中，所述走線線段單位長度的延時T_D的計算方法包括：

（110）、判斷該走線線段是內(nèi)層走線還是外層走線；

（120）、如果是內(nèi)層走線，走線線段單位長度的延時T_D計算方法為：

其中為該走線線段的參考層的介電系數(shù)，C為光速；

（130）、如果是外層走線，走線線段單位長度的延時T_D計算方法為：

其中為修正后的介電系數(shù)，C為光速；