[發明專利]一種內存設備的布線方法

有效

• 申請號: 201210147610.5
• 申請日: 2012-05-14
• 公開（公告）號: CN102693338A
• 公開（公告）日: 2012-09-26
• 發明（設計）人: 吳少剛;張福新;周國強;張斌;徐鋒;崔太有
• 申請（專利權）人: 江蘇中科夢蘭電子科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 蘇州廣正知識產權代理有限公司 32234
• 代理人: 張利強

1.一種內存設備的布線方法，其特征在于，具體步驟包括：

（100）將同一個數據組的各個信號線，在內存控制器與內存設備之間連通，信號線從印制電路板的多個走線層同時走線；

（200）分別計算各個信號線的所有走線線段的延時：

??T_i=T_D*L_i

其中T_i為第i條走線線段的延時，T_D為走線線段單位長度的延時，Li為第i條走線線段的長度；

（300）計算同一數據組內各個信號線的總延時T_SUM：

T_SUM=???????????????????????????????????????????????=T₁+T₂+…….+T_N

假設信號線兩個端點之間由N個走線線段組成；

（400）通過調節各個信號線的表層線長或內層線長，直至各個信號線的總延時的差值的絕對值控制在限制范圍內。

2.根據權利要求1所述的內存設備的布線方法，其特征在于，所述走線線段單位長度的延時T_D的計算方法包括：

（110）、判斷該走線線段是內層走線還是外層走線；

（120）、如果是內層走線，走線線段單位長度的延時T_D計算方法為：

其中為該走線線段的參考層的介電系數，C為光速；

（130）、如果是外層走線，走線線段單位長度的延時TD計算方法為：

其中為修正后的介電系數，C為光速；

其中為該走線線段的參考層的介電系數，?W為表層走線的線寬、t為表層銅厚、H為表層走線參考層厚度，

其中F參數，取決于表層走線的線寬W與表層走線參考層厚度H的大小關系，

當W/H>1時，F=0；

當W/H<1時，。

3.根據權利要求1所述的內存設備的布線方法，其特征在于，所述各個信號線的過孔數量差值小于等于2。

4.根據權利要求1所述的內存設備的布線方法，其特征在于，內存頻率與各個信號線的總延時的差值的絕對值的限制范圍成反比。

5.根據權利要求1所述的內存設備的布線方法，其特征在于，在DDR1設計中，各個信號線的總延時的差值的絕對值小于20ps；在DDR2或者DDR3設計中，各個信號線的總延時的差值的絕對值小于10ps。