[發明專利]啟動電路和包括啟動電路的帶隙基準源電路

有效

• 申請號: 201210146682.8
• 申請日: 2012-05-11
• 公開（公告）號: CN103389762A
• 公開（公告）日: 2013-11-13
• 發明（設計）人: 潘少輝;胡勝發
• 申請（專利權）人: 安凱（廣州）微電子技術有限公司
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 王寶筠

技術領域

本發明涉及帶隙基準源電路領域，特別是涉及啟動電路和包括啟動電路的帶隙基準源電路。

背景技術

近年來，由于集成電路的飛速發展，帶隙基準源在模擬集成電路、數模混合電路以及系統集成芯片中都有著非常廣泛的應用。帶隙基準源電路的電路圖參見圖1，帶隙基準源電路10包括由運算放大器A以及兩個PMOS管M5和M6構成的負反饋電路，該負反饋電路對具有正溫度系數和負溫度系數的雙極型晶體管Q0和Q1的兩條支路的電壓進行負反饋，在雙極型晶體管Q1的支路包括與雙極型晶體管Q1串聯的電阻器R0。通過設計兩個支路的參數，以使帶隙基準源電路的溫度系數為零。PMOS管M5的漏極和雙極型晶體管Q0的發射極連接在運算放大器A的反相輸入端，雙極型晶體管Q1的發射極通過電阻器R0連接在運算放大器A的同相輸入端，PMOS管M6的漏極連接在運算放大器A的同相輸入端，運算放大器A的輸出端P2連接在PMOS管M5和M6的柵極，通過運算放大器A的輸出電壓來控制兩條支路的電流，達到對兩條支路的電壓進行負反饋的目的。但是，在圖1中所示的帶隙基準源電路10中，在電源VCC通電過程中，運算放大器A的兩個輸入端的電壓為零時，運算放大器A不工作，輸出端P2的電壓隨電源電壓的升高而升高，使PMOS管M5和M6處于關閉狀態。運算放大器A的輸出端電壓不能反映輸入端的電壓，使負反饋控制產生錯誤，帶隙基準源電路10輸出為零而不能正常工作。為了讓帶隙基準源電路10在啟動后脫離這種穩態的零簡并點，通常需要啟動電路20，使帶隙基準源電路10在啟動后迅速進入需要的工作狀態。

參見圖1，帶隙基準源電路10的啟動電路20，所述啟動電路20包括：三個PMOS管M0、M1和M7，三個NMOS管M2、M3和M4。其中，PMOS管M7和NMOS管M2串聯在電源VCC和虛地GND之間，PMOS管M7和NMOS管M2的漏端都連接在運算放大器A的輸出端，PMOS管M7的柵極接控制信號PDN，NMOS管M2的柵極接MNOS管M3的漏極；PMOS管M0和NMOS管M3串聯在電源VCC和虛地GND之間，PMOS管M0和NMOS管M3的柵極都連接在運算放大器A的反向輸入端；PMOS管M1的源極接電源，漏極接運算放大器A的反向輸入端，柵極接控制信號PDN；NMOS管M4的漏極和源極分別與NMOS管M3的源極和漏極連接，NMOS管M4的柵極接控制信號PD。其中，控制信號PD為高電平時，控制信號PDN為低電平；控制信號PD為低電平時，控制信號PDN為高電平。PMOS管M0為溝道很長的晶體管，其導通電阻非常大。

參見圖1，在控制信號PD為有效高電平(power?down，關斷電源)時，相應的控制信號PDN為低電平，此時P1點被拉至高電平，同時P3點被拉為低電平，PMOS管M0和NMOS管M2都關斷，沒有電流，NMOS管M3相當于一個電容，其柵極接電源VCC，而源漏端都接地；PMOS管M7此時導通，P2點被拉為高電平，因而PMOS管M5和M6也被關斷，帶隙基準源電路10不工作。當控制信號PD從高電平變為低電平時，控制信號PDN為高電平，此時PMOS管M1、M7和NMOS管M4關斷，P1點電位下降，PMOS管M0開始慢慢導通，而NMOS管M3的導通能力開始下降，因此P3點電位上升，當P3點電位超過NMOS管M2的閾值電壓Vth時，NMOS管M2導通，P2點電位被下拉，從而讓帶隙基準源電路10的PMOS管M5和M6都能導通工作；同時這個過程中原來NMOS管M3作為一個電容其柵極上的電荷經雙極型晶體管Q0流下，讓雙極型晶體管Q0和Q1都有電流，帶隙基準源電路10正常工作。工作穩定后，因為P1點電位還是會讓PMOS管M0、NMOS管M3都導通，因而NMOS管M2最終關斷沒有漏電，由于NMOS管M0的柵長L很大，其導通電阻很大，通過PMOS管M0、NMOS管M3到地的漏電也非常小，所以啟動電路20在帶隙基準源電路10穩定后完全沒有耗電。在控制信號PD電平從高到低轉化過程中，P1點電荷對雙極型晶體管Q0的下灌和NMOS管M2對P2點電位的下拉確保帶隙基準源電路10工作，不會進入帶隙基準源電路10電流為零的簡并點。