[發明專利]一種監控MOS器件閾值電壓漂移的方法

有效

• 申請號: 201210139336.7
• 申請日: 2012-05-08
• 公開（公告）號: CN103390568A
• 公開（公告）日: 2013-11-13
• 發明（設計）人: 陳清
• 申請（專利權）人: 無錫華潤上華科技有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 唐立;李浩

技術領域

本發明屬于半導體器件的測試技術領域，涉及一種能有效提前實現對MOS（Metal-Oxide-Semiconductor，金屬氧化物半導體）器件的閾值電壓漂移進行監控的方法。

背景技術

隨著半導體技術的不斷發展，工藝技術代不斷提升，工藝步驟越多（流片時間越長），MOS器件的特征尺寸不斷減小，柵介質層的厚度也不斷減小。根據MOS器件的閾值電壓（V_TH）計算原理，隨著工藝技術代的進步，制造過程中的各種因素對閾值電壓的影響也越發明顯，這樣將反映在閾值電壓的漂移上。因此，為提高產品良率，監控閾值電壓漂移顯得愈發重要。一般情況下，如果發現閾值電壓漂移，則需要在工藝等方面作出調整以避免閾值漂移。

MOS器件的CV（電容-電壓）曲線測量是表征MOS器件的閾值電壓的重要手段。從CV曲線中，可以反映出MOS電容的平帶電壓（V_FB），V_FB為MOS結構中半導體表面能帶拉平（呈平帶狀態）所需要外加的電壓，根據閾值電壓的物理原理，V_FB可以理解為閾值電壓的組成部分之一，因此，平帶電壓漂移時，MOS器件的閾值電壓基本也將產生漂移。

為監控MOS器件閾值電壓的漂移，通常在MOS器件的制造過程引入WAT（Wafer?Accept?Test，晶圓可接受測試）測試過程，通過測量MOS器件的CV（電容-電壓）曲線，如果發現其平帶電壓（V_FB）有漂移，可以反映出閾值電壓也存在漂移。當前半導體制造廠中，MOS器件的制備工藝復雜，工藝步驟多，從完成柵介質層制備到完成WAT測試，時間間隔比較長（一般制造廠中達到1個月）并且基本已經完成了MOS器件的制備工藝，而在這個時間間隔范圍內，可能在制造廠的生產線上已經完成許多片（例如上萬片）柵介質層的制備，如果測試出閾值電壓漂移嚴重的話，這段時間間隔內所制造MOS器件很可能都存在閾值電壓漂移現象，這樣嚴重浪費產能并大大降低良率。因此，現有的這種監控方法中，對閾值電壓漂移的監控滯后，已經不能滿足半導體制造的要求。

?有鑒于此，有必要提出一種新的監控MOS器件閾值電壓漂移的方法。

發明內容

本發明的目的在于，提早監控MOS器件閾值電壓的漂移。

為實現以上目的或者其他目的，本發明提供以一種監控MOS器件閾值電壓漂移的方法，其中，在柵介質層制備完成后，在線監測該硅片的Q_tot和/或D_it值，并通過Q_tot和/或D_it值預測該硅片所制備的MOS器件的閾值電壓漂移；

其中，Q_tot表示所述柵介質層內部的所有電荷，D_it表示所述柵介質層與硅襯底之間的界面態密度。

按照本發明一實施例的監控方法，其中，該方法包括以下步驟：

在硅片的硅襯底上完成柵介質層制備；

將該硅片置于測試機臺上，并向該硅片的表面偏置電荷；

光照射所述硅襯底的表面；

測量該硅片的V_s，得出Q_bias?-V_s關系曲線；

根據Q_bias?-V_s關系曲線計算得出Q_bias?-SPV關系曲線；

根據Q_bias?-SPV關系曲線計算得出Q_tot；

根據Q_tot和Q_bias?-V_s關系曲線計算得出D_it；

分別判斷Q_tot和/或D_it是否偏離其相應的預定范圍值；

如果判斷為“是”，則表述該硅片所制備形成的MOS器件的閾值電壓將漂移；

其中，Q_bias表示硅片的表面偏置電荷，V_s表示硅片的表面電壓，SPV表述硅片的表面光電壓。

優選地，在計算Q_tot時，Q_tot=?-Q_bias︱SPV=0。