[發明專利]包括I/O堆疊的系統以及用于制造此類系統的方法

有效

• 申請號: 201210132555.2
• 申請日: 2012-03-09
• 公開（公告）號: CN102684681A
• 公開（公告）日: 2012-09-19
• 發明（設計）人: 林翠佩;J·普洛夫斯基;陳意良;張德忠
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: H03K19/177
• 分類號: H03K19/177
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 劉春元;李浩

與本申請相關的交叉引用

本申請要求2011年3月11日提交的美國專利申請13/046,247、名稱為“SYSTEMS?INCLUDING?AN?I/O?STACK?AND?METHODS?FORFABRICATING?SUCH?SYSTEMS”的優先權(代理案號：ALTRP275US/A03461)，通過引用將其整體結合到本文中。

技術領域

本發明一般地涉及輸入/輸出(I/O)堆疊。

背景技術

在每個新一代的半導體工藝中，能夠觀測到多種改變，諸如，增加的工藝和加工(tooling)成本，增加設計、驗證和測試成本以及增加開發和部署時間。這些改變的速率大于器件的輸入/輸出(I/O)的需求的改變速率。此外，每個新工藝代提供的改進的邏輯和存儲面積的縮減與包括I/O和非邏輯結構的電路不成比例，電路諸如，例如，模擬鎖相環(PLL)、電壓調節器以及靜電放電(ESD)結構，因為這些電路使用厚氧化物晶體管。許多半導體器件變得被管芯的I/O束縛，并且每個新工藝中的邏輯和存儲密度有時也受到I/O數量的限制。

發明內容

本發明的實施例涉及I/O堆疊和系統及其制造方法。該方法包括堆疊包括I/O元件和排除邏輯元件的I/O管芯。該方法進一步包括關于I/O管芯堆疊集成電路管芯。該集成電路包括邏輯元件并且排除I/O元件。該I/O管芯與該集成電路管芯的分離提供了各種益處，諸如每個管芯的獨立開發，以及相比于傳統管芯在I/O管芯的I/O襯底上更多的用于I/O元件的空間。空間上的增加允許集成電路管芯的新工藝代，其中在集成電路管芯的襯底上的相同表面面積內可以適配更多的邏輯元件。

在各種實施例中，集成電路管芯上的邏輯元件的數量可以比集成電路管芯上的I/O元件的數量大。此外，I/O管芯上的I/O元件的數量可能大于I/O管芯上的邏輯元件的數量。

在一方面中，提供了一種用于制造I/O堆疊的方法。該方法的一個實施例包括關于集成電路管芯堆疊包括第一組元件的I/O管芯。該集成電路包括不同于I/O元件的第二組元件。第一組的元件不同于邏輯元件。此外，第一組元件包括多個I/O元件以及第二組元件包括多個邏輯元件。

在另一方面中，提供了一種I/O堆疊。在一個實施例中，I/O堆疊包括I/O管芯以及關于I/O管芯堆疊的集成電路管芯。該I/O管芯包括多個I/O元件并且排除邏輯元件，并且集成電路管芯包括多個邏輯元件并且排除I/O元件。

I/O管芯與集成電路管芯的分離允許利用其他集成電路(包括升級的集成電路)重用I/O管芯。此外，對于相同量的集成電路管芯的邏輯元件，該分離相比于傳統管芯中適配的I/O元件允許在I/O管芯上適配更多的I/O元件。

附圖說明

通過參考結合附圖的下述描述將會最佳理解本發明，該附圖說明了本系統和方法的具體實施例。

圖1示出了根據本發明的一個實施例的集成電路管芯的實施例的示例性框圖。

圖2示出了根據本發明的一個實施例的集成電路管芯的邏輯陣列塊的實施例的示例性框圖。

圖3示出了根據本發明的一個實施例的邏輯陣列塊的邏輯元件的實施例的示例性電路圖。

圖4示出了根據本發明的一個實施例的集成電路管芯的接口單元的實施例的示例性框圖。

圖5示出了根據本發明的一個實施例的輸入/輸出(I/O)管芯的實施例的示例性框圖。

圖6示出了根據本發明的一個實施例的I/O管芯的I/O元件的實施例的示例性框圖。

圖7示出了根據本發明的一個實施例的用于冗余的I/O電路的實施例的示例性電路圖。

圖8A示出了根據本發明的一個實施例的I/O系統的實施例的示例性主視圖。

圖8B示出了根據本發明的一個實施例的圖8A的I/O系統的I/O襯底的上表面的示例性頂視圖。

圖8C示出了根據本發明的一個實施例的I/O襯底的下表面的示例性仰視圖。

圖8D示出了根據本發明的一個實施例的圖8A的I/O系統的集成電路管芯的上表面的示例性頂視圖。

圖9示出了根據本發明的一個實施例的I/O系統的另一個實施例的示例性主視圖。

圖10A示出了根據本發明的一個實施例的I/O系統的又一個實施例的示例性主視圖。

圖10B示出了根據本發明的一個實施例的圖10A的I/O系統的集成電路管芯的實施例的示例性頂視圖。