[發明專利]包括I/O堆疊的系統以及用于制造此類系統的方法

有效

• 申請號: 201210132555.2
• 申請日: 2012-03-09
• 公開（公告）號: CN102684681A
• 公開（公告）日: 2012-09-19
• 發明（設計）人: 林翠佩;J·普洛夫斯基;陳意良;張德忠
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: H03K19/177
• 分類號: H03K19/177
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 劉春元;李浩

1.一種系統，包括：

包括第一多個元件的I/O管芯，其中所述第一多個元件包括比邏輯元件多的I/O元件；以及

與所述I/O管芯耦合的集成電路管芯，其中所述集成電路管芯包括第二多個元件，其中所述第二多個元件包括比I/O元件多的邏輯元件。

2.如權利要求1所述的系統，其中所述I/O管芯在所述集成電路管芯之上堆疊，其中所述I/O管芯中的邏輯元件的數量為零，并且所述集成電路管芯中的I/O元件的數量為零。

3.如權利要求1所述的系統，其中所述I/O管芯包括I/O襯底并且所述集成電路管芯包括集成電路襯底，所述系統進一步包括：

在所述I/O管芯的所述I/O襯底的下表面之下的凸塊陣列；以及

在所述集成電路管芯的所述集成電路襯底的上表面之上的凸塊陣列，其中所述I/O管芯的凸塊陣列可配置成與所述集成電路管芯的凸塊陣列對齊。

4.如權利要求1所述的系統，其中所述I/O管芯在所述集成電路管芯之上堆疊，其中所述I/O管芯包括I/O焊墊和I/O襯底，其中所述集成電路管芯包括集成電路襯底，所述系統進一步包括：

外部連接的襯底，其中所述集成電路襯底堆疊在所述外部連接的襯底之上；以及

可配置為將上述I/O管芯的I/O焊墊與所述外部連接的襯底結合的引線結合。

5.如權利要求4所述的系統，進一步包括跨上述外部連接的襯底的通孔。

6.如權利要求1所述的系統，其中所述I/O管芯包括I/O襯底，所述系統進一步包括：

在所述I/O襯底的上表面之上的I/O焊墊陣列；以及

有源緩沖器的多個層級。

7.如權利要求6所述的系統，進一步包括：

與有源緩沖器的層級相鄰的無源I/O緩沖器的層級；以及

可配置為響應于在有源緩沖器的層級之一處發生的故障從有源緩沖器的層級之一至無源緩沖器的層級建立連接。

8.如權利要求6所述的系統，進一步包括所述I/O襯底的上表面之上的減噪器件和邏輯塊，其中所述減噪器件可配置為減少所述I/O管芯的I/O元件之間的噪聲，以及其中上述邏輯塊可配置以存儲數據。

9.如權利要求1所述的系統，其中所述集成電路管芯包括集成電路襯底，所述系統進一步包括在所述集成電路襯底的上表面之上的多個接口層。

10.如權利要求9所述的系統，其中每個接口層包括驅動器、復用器和全局線。

11.如權利要求1所述的系統，其中所述集成電路管芯包括集成電路襯底，其中所述I/O管芯包括I/O襯底，所述系統進一步包括：

所述I/O管芯和所述集成電路管芯之間的基板，其中所述基板包括基板襯底，其中所述基板襯底堆疊在所述集成電路襯底之上，其中所述I/O襯底堆疊在所述基板襯底之上；

在所述基板襯底的上表面之上的凸塊陣列；

在所述基板襯底的下表面之下的凸塊陣列；

在所述I/O管芯的表面之下的凸塊陣列；

在所述集成電路管芯的表面之上的凸塊陣列；

跨所述基板襯底的高度的通孔；以及

在所述集成電路管芯之下堆疊的外部連接的襯底，其中所述基板引線結合到所述外部連接的襯底。

12.如權利要求1所述的系統，其中所述I/O管芯包括I/O緩沖器，減噪器件，鎖相環(PLL)或收發器。

13.如權利要求1所述的系統，其中所述集成電路管芯包括可編程邏輯器件、專用集成電路(ASIC)、定制ASIC、數字信號處理系統或微處理器子系統。

14.如權利要求1所述的系統，其中所述集成電路管芯包括薄氧化物晶體管管芯以及所述I/O管芯包括厚氧化物晶體管管芯。

15.如權利要求1所述的系統，進一步包括：

第一功率網絡，其可配置成為所述I/O管芯的I/O元件供給功率；以及

第二功率網絡，其可配置成為所述集成電路管芯的邏輯元件供給功率。

16.如權利要求15所述的系統，其中所述第一功率網絡包括第一電源以及所述第二功率網絡包括第二電源。