[發明專利]讀出放大電路及存儲器有效
| 申請號: | 201210129351.3 | 申請日: | 2012-04-27 |
| 公開(公告)號: | CN103377687B | 公開(公告)日: | 2017-04-05 |
| 發明(設計)人: | 周泉;馬慶容;沈曄暉;劉岐;倪成峰;俞惠芬 | 申請(專利權)人: | 上海復旦微電子集團股份有限公司 |
| 主分類號: | G11C7/06 | 分類號: | G11C7/06 |
| 代理公司: | 北京集佳知識產權代理有限公司11227 | 代理人: | 駱蘇華 |
| 地址: | 200433 上海市楊浦區*** | 國省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關鍵詞: | 讀出 放大 電路 存儲器 | ||
技術領域
本發明涉及存儲器設計領域,特別涉及用于非易失性存儲器的讀出放大電路及存儲器。
背景技術
非易失性存儲器(NVM,Non?Volatile?Memory)由于在系統掉電或無電源供應時仍能保持數據信息,因而廣泛應用于各種電子電路中。非易失性存儲器依其結構類型區分通常包括兩類:浮柵型和電荷阱型。在浮柵型存儲器中,電荷被存儲于浮柵中,它們在無電源供應的情況下仍可保持電荷。浮柵型存儲器通常都具有控制柵和浮柵層疊的柵極結構。浮柵型存儲器通常用于EPROM(Electrically?Programmable?Read?Only?Memory)和EEPROM(Electrically?Erasable?and?Programmable?Read?Only?Memory)。
EEPROM中通常采用單端讀出放大器將存儲陣列中目標存儲單元中的數據讀出。為提高EEPROM的數據讀出速度和可靠性,一般采用與EEPROM中目標存儲單元結構類似或者相同的基準單元產生基準電壓,與目標存儲單元輸出的電壓比較,進而讀出目標存儲單元中所存數據的邏輯狀態為“1”或“0”。
圖1是EEPROM中較為常用的一種讀出放大電路。EEPROM的目標存儲單元1包括選擇管Mn_sg和浮柵管Mn_ee,基準單元2包括第一選擇管Mn_sr和第一基準管Mn_ref。其中選擇管Mn_sg和第一選擇管Mn_sr的結構完全相同,浮柵管Mn_ee和第一基準管Mn_ref的結構也完全相同。浮柵管Mn_ee的控制柵上加載有偏置電壓VCG,第一基準管Mn_ref的控制柵上加載有偏置電壓VBIAS,選擇管Mn_sg的柵極接收選擇信號VWL,第一選擇管Mn_sr的柵極連接于VDD。讀數據時,加載在選擇管Mn_sg的柵極上的選擇信號VWL有效,使得選擇管Mn_sg導通。進而,讀出位線3上產生某一電壓,讀出放大器5通過讀出位線3上電壓與基準電壓線4的電壓差來判斷目標存儲單元1中存儲的邏輯狀態。若讀出位線3電壓高于基準電壓線4,則讀出放大器輸出端的邏輯狀態為“1”,反之則輸出“0”。因此基準電壓線4的電壓一般被設置為在讀出“1”和讀出“0”時讀出位線3上兩種電壓的中間值。
在EEPROM的設計中,為最大程度優化存儲單元的版圖面積,一般以1字節(Byte)存儲容量作為基本物理單元,即8位(bit)的存儲單元1的源極通過公共有源區連出以接地。參照圖2所示,選擇管Mn_sg0、Mn_sg1……Mn_sg7和浮柵管Mn_ee0、Mn_ee1……Mn_ee7間一一對應如圖1的連接,構成每一位存儲單元1。各位存儲單元1中浮柵管對應的源極S0、S1……S7通過所述公共有源區兩端引出金屬連線接地(GND)。本申請發明人發現,該1字節基本物理單元中,各位存儲單元1由于所處位置不同,其中的浮柵管的源極對地的寄生電阻值(R0、R1……R7、R8)也不同。存儲單元中浮柵管的源極對地的寄生電阻值的不同將影響讀數據時,流經8位存儲單元的電流不一致,從而使得讀出位線上電壓不同。
另外,本申請發明人還發現,1字節基本物理單元中,在將偏置電壓VCG傳輸至浮柵管的控制柵時,需經過選通管Mn_st選通后才能傳入。而目前讀出放大電路中,對應1字節基本物理單元,提供基準電壓線上電壓通常僅采用1位基準單元的結構,因此其結構至少有兩處與1字節基本物理單元中的存儲單元不同:1)1位基準單元中第一基準管Mn_ref的源極對地的寄生電阻與1字節基本物理單元中各位存儲單元中的浮柵管的源極對地的寄生電阻并不匹配;2)提供1位基準單元的偏置電壓VBIAS的偏置電壓端至第一基準管Mn_ref的柵端的通路阻抗與1字節基本物理單元中的各位存儲單元不同。因此,目前1位基準單元的結構設置與存儲陣列中各存儲單元的匹配性較差,很難保證在讀8位存儲單元中數據時,基準電壓線4的電壓始終處于讀出位線3兩種電壓(讀出“0”、“1”時對應的電壓)的中間值,從而將導致讀出放大器數據讀出速度變慢,甚至導致讀出數據錯誤。
發明內容
本發明解決的問題是提供一種讀出放大電路及存儲器,提高讀出放大器的讀出速度,增加讀出數據的準確性。
為解決上述問題,本發明提供一種讀出放大電路,包括:
多位存儲單元構成的基本物理單元,各位存儲單元對應連接于各自的讀出位線;所述基本物理單元經由第一選通管選通;
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