[發明專利]一種降低芯片應力的結構與其制造方法

有效

• 申請號: 201210121443.7
• 申請日: 2012-04-23
• 公開（公告）號: CN103295971A
• 公開（公告）日: 2013-09-11
• 發明（設計）人: 蔡念豫;俞浩;錢睿宏;張世杰
• 申請（專利權）人: 張世杰
• 主分類號: H01L23/00
• 分類號: H01L23/00;H01L23/58
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 任默聞

技術領域

本發明涉及一種芯片的結構與其制造方法，尤指一種可降低芯片應力的結構與其制造方法。

背景技術

傳統的導通孔(Through-Silicon?Via，以下簡稱TSV)封裝技術的堆疊芯片，在芯片完成后斷裂率極高，主要是因為應力(Stress)分布不均勻導致，又在斷裂以前會有很大的翹曲現象，最終將使芯片產生裂痕。

一般而言，材料的機械性質的差異，對溫度的反應也有顯著的不同，例如TSV內部管壁的熱膨脹系數約為17ppm/℃，硅芯片的熱膨脹系數約為2.3ppm/℃，二氧化硅的的熱膨脹系數約為0.5ppm/℃。由于多種材料組合后的性質差異，芯片在升溫與降溫的過程中進而產生熱膨脹的問題，使得芯片內部材料間因溫度變化而產生極大的內應力。當內應力過大時，則導致芯片產生機械可靠度的問題，進而產生斷裂等現象。

發明內容

本發明的目的之一，是在提供一種降低芯片應力的結構。

本發明的目的之一，是在提供一種降低芯片應力的結構的制造方法。

本發明的目的之一，是在提供一種可利用現有制造工藝制造出降低芯片應力的結構。

本發明的目的之一，可降低芯片因應力造成翹曲現象，進而節省成本。

本發明一實施例提供一種降低芯片應力的結構，結構包含一導通孔、多個加固基座、以及多個座體。多個加固基座鄰近并環繞于導通孔；多個座體鄰近并環繞于導通孔，且座體設置于加固基座的一側邊。其中，加固基座或座體與導通孔并無連結。

本發明一實施例提供一種降低芯片應力的制造方法，方法包含：設置一導通孔于一第一基板上；在第一基板繞線的過程中，同時設置多個加固基座與多個加固連線，使加固基座與加固連線鄰近并環繞導通孔；設置多個錫球在第一基板上時，同時設置多個座體，且座體鄰近并環繞該導通孔并位于加固基座上方；以及堆疊一第二基板在第一基板上。

通過本發明的加固基座、座體、以及加固連線等結構，并將其設置于導通孔鄰近區域且環繞導通孔，來增加芯片的橫向剛性與縱性剛性，避免芯片因翹曲現象而破壞。

附圖說明

此處所說明的附圖用來提供對本發明的進一步理解，構成本申請的一部分，并不構成對本發明的限定。在附圖中：

圖1顯示本發明降低芯片應力的結構在一實施例的示意圖。

圖2顯示本發明的結構設置于一堆疊式芯片的分解示意圖。

圖3顯示本發明的結構在一實施例的俯視圖。

圖4顯示本發明降低芯片應力的結構在一實施例的應力示意圖。

圖5顯示本發明的加固基座在一實施例的俯視圖。

圖6顯示本發明的加固基座在一實施例的俯視圖。

圖7顯示本發明的加固基座在一實施例的俯視圖。

圖8顯示本發明一實施例的一種降低芯片應力的制造方法流程圖。

圖9A為本發明降低芯片應力的結構在一實施例分解示意圖。

圖9B為本發明降低芯片應力的結構在一實施例分解示意圖。

圖9C為本發明降低芯片應力的結構在一實施例分解示意圖。

圖9D為本發明降低芯片應力的結構在一實施例分解示意圖。

附圖標號：

1????芯片

10、11、90、91??基板

100??結構

101??導通孔

102、502、602、702??加固基座

103、503、603、703??座體

104??加固連線

13??錫球

R、r?半徑

l、d??距離

L????長

D????寬

W????高

W₁、W₂??短邊

V????縱向應力

H????橫向應力

S801～S804????步驟

具體實施方式

為使本發明的目的、技術方案和優點更加清楚明白，下面結合附圖對本發明實施例做進一步詳細說明。在此，本發明的示意性實施例及其說明用于解釋本發明，但并不作為對本發明的限定。

請同時參考圖1，圖1顯示本發明降低芯片應力的結構在一實施例的示意圖，在本實施例中，結構100設置于一堆疊式的芯片上，且結構100包含有導通孔101、加固基座102、以及座體103。