[發明專利]一種提高靜態隨機存儲器讀出冗余度的方法

有效

• 申請號: 201210109589.X
• 申請日: 2012-04-16
• 公開（公告）號: CN102655123A
• 公開（公告）日: 2012-09-05
• 發明（設計）人: 俞柳江
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/8244
• 分類號: H01L21/8244
• 代理公司: 上海新天專利代理有限公司 31213
• 代理人: 王敏杰

技術領域

本發明涉及微電子領域，尤其涉及一種提高靜態隨機存儲器讀出冗余度的方法。

背景技術

靜態隨機存儲器（SRAM）作為半導體存儲器中的一類重要產品，在計算機、通信、多媒體等高速數據交換系統中得到了廣泛的應用。

如圖1中所示，圖1是一個90納米以下的通常的SRAM單元的版圖結構，包括有源區、多晶硅柵、和接觸孔這三個層次。圖中區域1所標示出來的為控制管（Pass?Gate），該器件為一NMOS器件，區域21所標示出來的為下拉管（Pull?Down?MOS），該器件同樣為一NMOS器件，區域22所標示出來的為上拉管（Pull?Up?MOS），該器件為一PMOS器件。

讀出冗余度是衡量SRAM單元讀出性能的一個重要參數，圖2是一個SRAM器件在讀取時的工作示意圖，如圖2所示，包括控制管1，下拉管21，上拉管22，假設第一節點31存儲數據為高電位（即存儲數據為“1”），而相應地，第二節點32存儲數據為低電位（即存儲數據為“0”），在讀取動作前，位線41和位線42會被預充電到高電位，讀取動作開始時，字線43打開，由于第一節點31存儲的數據為高電位，所以位線41上的電壓保持不變，而由于第二節點32存儲的數據為低電位，位線42上的電壓會被向下拉，通過感知位線41和位線42上的電壓差來完成SRAM單元的讀動作。在讀出過程中有一個必須保證的條件，就是不能改變SRAM單元中原先存儲的數據。當字線43打開后，位線42上的電壓被下拉的同時，第二節點32的電位也會同時被拉升到一個中間電位，即不再保持“0”，中間電位的大小是由下拉管和控制管的比例所決定的，即可理解為下拉管和控制管的等效電阻的比例所決定的。為了不改變SRAM單元中原先存儲的數據，第二節點32的中間電位被要求必須小于一定數值，即下拉管和控制管的等效電阻的比例必須小于一定值。這就是SRAM讀出動作時讀出冗余度的要求。增大控制管的等效電阻，可以降低第二節點32的中間電位，從而增加SRAM單元的讀出冗余度。

隨著工藝代的進步，特別是在45納米以下工藝代中，會采用嵌入式鍺硅（embedded?SiGe）工藝對PMOS的源漏進行鍺硅的嵌入，以增加PMOS器件溝道中的壓應力，從而達到提高PMOS器件空穴遷移率的效果。但由于溝道中的壓應力會對NMOS器件電子遷移率有負面效應，所以通常來說，嵌入式鍺硅工藝不會對NMOS器件的源漏進行鍺硅的嵌入。

發明內容

針對上述存在的問題，本發明的目的是提供一種提高靜態隨機存儲器讀出冗余度的方法。在嵌入式鍺硅（embedded?SiGe）工藝過程中，除了在PMOS器件的源漏中嵌入嵌入式鍺硅以外，同時在控制管（Pass?Gate）的源漏中同樣嵌入嵌入式鍺硅，使得控制管在溝道方向上產生壓應力，降低了控制管器件的載流子遷移率，增大了控制管的等效電阻，提高了隨機存儲器讀出冗余度。

本發明的目的是通過下述技術方案實現的：

一種提高靜態隨機存儲器讀出冗余度的方法，其中，包括下列步驟：

在硅襯底上制作半導體器件，所述半導體器件包括NMOS區域、PMOS區域以及控制管區域；

在所述PMOS區域和所述控制管區域的源極和漏極分別進行選擇性刻蝕，去除掉所述源極和漏極的硅，在所述PMOS區域的源極和漏極形成第一凹進區，在所述控制管區域的源極和漏極形成第二凹進區；

在所述第一凹進區和所述第二凹進區內分別淀積鍺化硅。

上述的提高隨機存儲器讀出冗余度的方法，其中，在硅基底上制作半導體器件的步驟中，包括以下步驟：

在所述硅襯底進行淺槽隔離工藝，制作淺槽隔離；

在所述硅襯底上注入相應的阱離子，形成阱底；

在所述硅襯底上制作多晶硅柵極、側墻形成；

上述的提高靜態隨機存儲器讀出冗余度的方法，其中，所述控制管為NMOS器件。

上述的提高靜態隨機存儲器讀出冗余度的方法，其中，所述半導體器件為靜態隨機存儲器。

上述的提高靜態隨機存儲器讀出冗余度的方法，其中，在進行源極和漏極選擇性刻蝕工藝步驟中，通過邏輯運算，打開控制管區域和PMOS器件區域。

與已有技術相比，本發明的有益效果在于：